技术编号:9689261
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。随着CMOS器件特征尺寸缩小到22纳米技术节点及以下,高k栅介质/金属栅(HK/MG)M0S器件的金属栅叠层结构的材料选择、制备以及等效功函数调节都是技术难点。通常的后栅(gate-last)工艺中,如图1A所示,首先在衬底1中形成基本结构在衬底上沉积并刻蚀形成假栅极堆叠(未示出),以假栅极堆叠为掩模轻掺杂注入衬底1形成LDD结构的源漏延伸区1L ;在假栅极堆叠两侧衬底1上形成栅极侧墙2 (可以包括未示出的多重侧墙,氮化硅的第一侧墙层、氧化硅层或空气隙的第...
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