技术编号:9711152
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。在集成电路领域的加密解密运算中,异或门和同或门是大量使用的逻辑门电路,由此使得它们在电路版图上占据了相当一部分的面积。申请号为200510075399.0的发明设计了一种AES加解密电路优化方法以及复用Sbox模块,通过使加解密电路共用一个Sbox模块以减少电路规模并降低电路功耗和面积;现有的加解密运算电路大多采用单独的异或门或同或门,鲜有实现异或门或者同或门结构复用的电路。亟待设计一种可复用的逻辑门电路,使得组成异或门和同或门的晶体管可以重复利用,以减少...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。