技术编号:9752240
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。传统的DDR3控制器是为了满足报文缓存操作设计的,DDR3控制器对读写的控制是依据读写命令的顺序以及需要缓存的报文大小来进行的,并使用FIF0(First Input FirstOutput,先入先出)或者RAM作为缓存,平衡报文的突发等情况;同时DDR3的刷新周期也是自动强制插入在读写命令中。这样,不同的报文其DDR3读写的时间是不可控的,时延数值偏大且在一个较大范围内动态变化。这种DDR3控制器无法实现基于DDR3的固定周期的流水线操作。基于上述现有技...
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