视频处理数据的提供的制作方法

专利名称：视频处理数据的提供的制作方法
技术领域：
本发明涉及视频信息处理，具体涉及一种用于在接收器中处理视频信号的 方法以及在视频像素数据上执行响应时间补偿的系统。
背景技术：
视频信息(其中包含对应的音频信息)的使用早已成为非常广泛的信息源 并且其使用范围日益增长。这不仅是因为更多的视频信息在被使用/传送，还 因为这种信息更加复杂，视频传输的过程中包含更多的信息。随着内容的增加， 人们希望视频信息的处理速度能够更快，并且处理这些信息的成本能够下降。
现有的数字电视接收器使用多块集成电路来处理视频信息。例如， 一块芯
片用来提供后端处理，例如视频解码、音频处理、解交错、缩;故等等。而另一 块芯片用来提供响应时间补偿(RTC),用来改善LCD面板上LCD晶体的响 应时间。这些芯片可能 安装在不同的电路板上，例如，后端处理芯片安装在电 视主板上，RTC芯片安装在显示器面板的时序控制板上。后端处理芯片和RTC 芯片使用不同的存储器，占用不同的空间，并使用不同的存储器呼叫(memory call)。 RTC存储器存储像素信息帧，以便使用先前存储的像素和正在接收的当 前像素来执行RTC。更为先进的RTC会使用一个以上的前帧。

发明内容
具体来说，本发明提供了 一种在视频像素数据上执行响应时间补偿的系 统，该系统包括输出，其连接于时序控制器；至少一个3见频信号处理模块， 用于处理与视频帧中的像素有关的信息，以确定用于指示如何激活所述^L频帧 中的各个像素的像素数据；以及接口，其连接于所述至少一个视频信号处理模 块中的至少一个和所述输出，用于同时向所述输出提供当前帧像素数据和前帧像素数据，所述当前帧像素数据与当前视频帧中特定位置的像素有关，所述前 帧像素数据与与所述当前视频帧有关的前视频帧中所述特定位置的像素有关。 本发明的实现可包括下列特征之中的一个或多个。所述前帧像素数据对应 于紧连所述当前帧的前一视频帧。所述输出为双路低电压差分信号连接器，所 述接口用于在所述输出的第 一连接上提供所述当前帧像素数据，并在所述输出 的第二连接上提供所述前帧像素数据。所述接口用于将所述当前帧像素数据与 前帧像素数据进行交错，并以接近所述时序控制器处理单个视频帧像素数据速 率两倍的速率将交错后的数据提供给所述输出。所述系统还包括数据压缩器， 其与所述至少 一个视频处理^f莫块中的至少 一个和所述接口相连，所述接口通过 所述数据压缩器与所述至少一个3见频处理^t块中的至少一个相连，其中，所述 数据压缩器用于压缩所述前帧像素数据，以提供压缩后的前帧像素数据，所述
压缩后的前帧像素数据为压缩前所述前帧像素数据大小的X%;所述接口还用 于将压缩后的前帧像素数据与所述当前帧像素数据进行交错，并将交错后的数 据以接近所述时序控制器处理单个视频帧像素数据速率(100 + X)。/。的速率提 供给所述输出。
本发明还提供了 一种用于在接收器中处理视频信号的方法，所述方法包 括接收输入的视频信号；将所述视频信号分解为像素数据帧，这些像素数据 帧用于指示如何激活视频帧中的像素以进行显示；以及同时将当前帧像素数据 和前帧像素数据发往时序控制器，该当前帧像素数据指示首先激活当前视频帧 中特定位置的像素，所述前帧像素数据指示再激活与所述当前视频帧有关的前 视频帧中所述特定位置的像素。
本发明的实现可包括下列特征之中的一个或多个。所述前帧像素数据对应 于紧连所述当前帧的前一视频帧。所述发送步骤包括在低电压差分信号连接的 第一连接上发送所述当前帧像素数据，在所述低电压差分信号连接的第二连接 上发送所述前帧像素数据。所述方法还包括将所述当前帧像素数据和所述前帧 像素数据进行交错，其中所述发送步骤包括，以接近所述时序控制器处理单个 视频帧像素数据速率两倍的速率将交错后的数据发往所述时序控制器。所述方 法还包括压缩所述前帧像素数据以提供压缩后的前帧像素数据，所述压缩后的前帧像素数据为压缩前所述前帧像素数据大小的X%;将所述当前帧像素数据 与压缩后的前帧像素数据交错；所述发送步骤包括将交错后的数据以接近所述 时序控制器处理单个视频帧像素数据速率(100 + X)。/。的速率提供给所述时序 控制器。
本发明的多个方面还可提供下列性能之中的一种或多种。可降低视频处理
所占用的电路板空间。可降低3见频处理电路的成本。可减少^见频处理信息的冗
余存储。通过使用分开的后端处理和时序补偿芯片，可实现统一存储结构，其
中的存储器使用量少于现有技术。相比现有技术后端处理器模块和时序补偿单 元之间接口的成本得以降低。
本发明的上述和其它性能以及本发明本身，将通过下文的附图、具体实施 方式和权利要求得到全面的理解。


下面将结合附图及实施例对本发明作进一步说明，附图中 图l是包含发射器和接收器的视频系统的结构示意图； 图2是图1所示接收器中后端处理器和时序控制器的结构示意图，其中包 括响应时间补偿芯片；
图3是使用图1中的系统来处理视频信号的流程图； 图4 ~ 5是后端处理器和时序控制器的结构示意图。
具体实施例方式
本发明的实施例提供了 一种处理视频信息的技术。例如电视主板可同时向 响应时间补偿(RTC)模块提供前帧像素和当前像素，RTC模块可在不使用 存储在RTC模块中的前帧像素的情况下执行响应时间补偿。例如，前帧和当 前像素可通过双路LVDS (低电压差分信号)连接器以高于正常LVDS时钟频 率的频率提供给RTC模块，或者使用压缩形式的某些像素(例如前帧像素) 以高于正常LVDS时钟频率的频率提供给RTC模块。其它实施例也在本发明 的范围之内。如图1所示，通信系统10包括发射器12和接收器14。系统10包括适当 的硬件、固件和/或软件(包括计算机可读指令，优选地，计算机可执行指令)， 以实现下面将要描述的功能。发射器12可以是例如地面或有线信息提供商例 如有线电视提供商，接收器14为用于接收发射的信息的对应设备(例如数字 电视如高清电视或机顶盒和电视机的集合体)。发射器12和接收器14通过传 输信道13相连。传输信道13为信号传播介质例如线缆或空气。
发射器12包括信息源16、编码器18和接口 20。信息源16提供信息，例 如电视信号、视频、音频或数据(例如互联网通信)。编码器18与信息源16 和接口 20相连，用于对来自信息源16的信息进行编码。编码器可以是多种编 码器中的任意一种或者几种的组合，这些编码器可以是例如OFDM编码器、 模拟编码器、数字编码器如MPEG2视频编码器或H.264编码器等等。编码器 18用于将编码后的信息提供给接口 20。接口 20可以是地面发射器的天线或者 有线发射器的有线接口等等。
接收器14用于接收来自发射器12的信息并对其进行处理，将其转换为想 要的格式例如视频、音频、数据。接收器14包括接口 22、预处理器24和后 端处理器模块26。预处理器24包括适当的装置，以为模块26准备输入信号。 例如，预处理器24可包括调谐器(例如用于卫星、地面或有线电视调谐器)、 HDMI接口和DVI连接器等等。
模块26用于处理来自预处理器24的信息，以恢复由发射器12在发射之 前编码的原始信息，并将信息设置为适当的格式例如信号28，以便在接下来 由时序控制器30进行进一步处理以及通过显示屏或者面板31进行显示。模块 26将像素数据提供给控制器30，其中，该像素数据指示了如何激活视频帧中 的各个像素。如图2所示，后端处理模块26包括处理器32、视频解码器34、 音频处理模块36、解交错器38、缩放器(scaler)40、存储控制器42和接口 43， 时序控制器30包括接口 45和RTC模块44。模块26和控制器30优选但并非 必须设置在同一电路板上。处理器32和存储控制器42与部件34、 36、 38、 40直接链接。解码器34是与编码器18相对应的适当的解码器,例如OFDM 解码器、模拟解码器、数字解码器例如MPEG2视频解码器或者H.264解码器等等。模块26与单个共享存储器46相连，该存储器由处理器32、视频解码 器34、音频处理模块36、解交错器38和缩放器40使用。
双路LVDS连接
模块26用于生成像素数据，并将像素数据通过双路LVDS连接48提供 给时序控制器30。双路LVDS连接48提供多个连接，使得可由模块26将多 个像素数据同时提供给时序控制器30。模块26用于同时(优选地)为双路 LVDS连接48的不同连接上的多个连续(优选地)的图像帧提供像素数据。 接口 45用于将当前帧的像素数据和前一帧的像素数据提供给双路连接48的适 当连接。时序控制器30，具体而言RTC模块44用于使用来自连续像素帧的 像素数据来执行响应时间补偿。接口 47可将双路连接48中不同连接中的像素 数据分开，并将像素数据提供给RTC模块44，以对分开的像素数据进行处理。 时序控制器30可使用来自双路LVDS连接48中不同连接的像素数据来执行 响应时间补偿，而无需为与当前帧中像素数据一 同使用而存储前帧像素数据。 时序控制器30用于对当前像素和前帧像素(也就是前帧中对应于当前像素位 置的像素)进行分析，并搜索查找表以确定如何对当前像素进行^"改，从而对 当前像素进行相应的修改以进行显示。
接口 45、 47可以是分开的部件，或者可以是所示其它部件的一部分。例 如，接口 45可以是后几个部件34、 36、 38、 40的一部分，用于在〗象素数据准 备发往控制器30之前对像素数据进行处理。作为选择，接口 45可以包括其自 己的处理器，或者可以由处理器32进行控制。此外，接口47可作为一部分包 含在RTC模块44中，或者作为时序控制器30中的其它部件。
在运行过程中，如图3所示，同时参考图1 2，用于4吏用系统10来处理 视频信号的进程110包含图3所示的步骤。但是，进程IIO仅仅是示范性的， 其并非用于限定本发明的范围。进程110可通过添加、删除步骤或者对步骤进 行重新排列来进行修改。
在步骤112，纟见频信号将从发射器12发往^接收器14以进行预处理。信息 源16将由编码器18进行编码、并通过接口 20、 22和信道13传送的信号提供给预处理器24。预处理器24为后端处理器;f莫块26对信号进行适当的准备(例 如调谐)。
在步骤114，后端处理模块26对输入信号进行解码、音频处理，解交错 和缩放。存储控制器42对模块26中部件34、 36、 38对存储器46的读写访问 进行管理。存储控制器42依据部件34、 36、 38、 40的优先级对访问过程进行 交错。部件34、 36、 38、 40可使用相同的合适算法对由其它部件34、 36、 38、 40中的其它部件存储在存储器46中的中间数据进行访问和处理。
在步骤116，模块26将像素数据提供给RTC模块44,后者在像素数据上 执行响应时间补偿。模块26通过双路LVDS连接48中的一条连接来提供当 前帧的像素，通过双路LVDS连接48中的另一条连接来提供紧连当前帧的前 一帧的像素。RTC模块44接收像素数据，从双路LVDS连接48中的各条连 接中分离像素数据，搜索查找表以确定如何对当前像素进行修改，继而对当前 像素进行相应的修改以进行显示。
其它实施例也在本申请权利要求的范围和精神之内。例如，根据软件的性 质，上文描述的功能可使用软件、硬件、固件、固化或者上述几种的任意组合 来实现。实现上述功能的部件也可设置在不同的物理位置，包括分布式设置以 将上述功能的各个部分设置在不同的物理位置上来实现。
高时钟频率像素数据
如图4所示，后端处理模块52与时序控制器54相连。模块52包括时钟 56，控制器54包括时钟58。时钟56和58用于控制模块52和控制器54之间 像素数据的传送速率。时钟56、 58进行了配置，使得模块52可向时序控制器 54提供像素数据，时序控制器54能够以大约两倍的数据率来接收和分离像素 数据，以使用单个LVDS连接来进行传送。这可以通过例如将后端处理器模 块26和时序控制器30设置在同一块电路板上来实现，或者将模块26和控制 器30之间的接口设置为以两倍的数据率来工作。像素数据能够以控制器54 处理单个当前像素以进行显示时的数据率的两倍数据率从模块52传送到控制 器54。优选但并非必须的，模块52和控制器54可设置在同一块电路板上。模块52可用于将当前帧的像素数据与紧连当前帧的前一帧的像素数据进 行交错。接口 55用于接收并将前帧像素数据和当前帧像素数据进行交错，然 后将交错后的数据发往控制器54。因此当前帧中特定位置的像素数据与紧连 当前帧的前一帧中同一位置的像素数据将从模块52连续发往控制器54。当前 帧的像素数据可以在前帧的像素数据之前发送，反之亦然。优选地，上述顺序 是预先确定且不变的，控制器54可以依照上述预先确定的顺序来处理像素数 据。作为选择，像素数据还可包含一条指示，用于指示该数据是当前帧数据还 是前帧数据。接口 57连接并用于对像素数据进行解交错，并将前帧像素数据 和当前帧像素数据提供给RTC模块59进行响应时间补偿。
在运行过程中，模块52以比非交错操作更高的速率来向控制器54发送交 错的像素数据，例如，以控制器30 (图2)的单个像素处理速率的两倍速率来 进行。控制器54将交错的像素数据分离开，并执行响应时间补偿。
像素数据压缩
如图5所示，后端处理模块62连接到时序控制器64。模块62和控制器 64可设置在不同的电路板上，也可以设置在同一块电路板上。模块62可用于 将与紧连当前帧的前一帧像素数据与当前帧像素数据相交错。接口 65用于接 收并将前帧像素数据与当前帧像素数据进行交错，然后将交错后的数据发往控 制器64。因此当前帧中特定位置的像素数据与紧连当前帧的前一帧中同一位 置的像素数据将从模块62连续发往控制器64。当前帧的像素数据可以在当前 帧的前帧的像素数据之前发送，反之亦然。优选地，上述顺序是预先确定且不 变的，控制器64可以依照上述预先确定的顺序来处理像素数据。作为选择， 像素数据还可包含一条指示，用于指示该数据是当前帧数据还是前帧数据。接 口 67用于对像素数据进行解交错，并向数据解压缩器72提供前帧像素数据和 当前帧像素数据。
模块62包括数据压缩器66和时钟68,控制器64包括时钟70和数据解 压縮器72。优选地，数据压缩器66包括硬件，用于压缩像素数据，优选地来 自前帧的像素数据，例如以4:1的压缩比来压缩数据。时钟68, 70用于控制模块62和控制器64之间像素数据的传送速率。时钟68, 70进行了配置，使 得模块62可向时序控制器64提供像素数据，时序控制器64可接收和分离像 素数据，其速率高于通常的速率(例如高于图2中双路连接48中任一连接的 像素数据速率，和/或高于控制器执行每像素响应时间补偿时的速率)。优选 地，时钟68, 70的工作频率是数据压缩器66提供的压缩速率的函数。优选地， 时钟68, 70用于控制接口 65, 67以控制器64处理单个^f象素数据速率的(100 + X) %的速率来传送像素数据，其中X。/。为压缩数据相对于未压缩数据所占 大小(例如比特)的百分比。例如，如果数据压缩器66提供大约4:1的压缩 比，则像素数据在压缩后是压缩前的25%,时钟68， 70优选地以控制器64 处理单个当前像素以进行显示的速率的125%的速率工作。控制器64用于将交 错的数据分离，并将压缩后的数据提供给数据解压缩器72。数据解压缩器72 用于对压缩后的前帧像素进行解压缩，并将解压缩后的数据提供给RTC模块 74，以处理当前帧像素数据和解压缩后的前帧像素数据，从而执行响应时间补 偿。
在运行过程中，模块62对前帧像素数据进行压缩，并将压缩后的像素数 据和未经压缩的当前像素数据进行交错，然后以高于未经交错操作的速率提供 给控制器64，例如依据数据压缩器66的压缩速率来进行。控制器64将交错 的像素数据进行分离，将压缩的数据解压缩，在像素数据上执行响应时间补偿。
除了依照本发明的实施例使用硬件来实现在像素H据上执行响应时间补 偿的设备，这种设备也可使用软件来实现，例如使用用来存储计算机软件(例 如计算机可读程序代码)的计算机可用(例如可读)介质来实现。该程序代码
控制实施本发明的实施例，其中包括下列实施例(i)本文描述的系统和方 法的功能(例如在像素数据上执行响应时间补偿的系统和方法)；(ii)本文 描述的系统和方法的结构(例如用于在像素数据上执行响应时间补偿的设备的 结构)；或者(iii)本文描述的系统和方法的功能和结构的组合。
例如，可使用通用编程语言(例如C或C++)、硬件描述语言(HDL) 包括Verilog、 Verilog-A、 HDL、 VHDL、修改版HDL (AHDL)等等或其它 可行的编程和/或结构捕捉工具(例如电路捕捉工具)来实现。上述程序代码可设置在任意已知的计算机可用介质之中，包括半导体、》兹盘、光盘(例如
CD-ROM、 DVD-ROM)，以及作为计算机数据信号封装在计算机可用(例如 可读)传输介质(例如载波或任意其它的介质包括数字、光学、或模拟介质) 之中。这样一来，该代码便可通过通信网络包括互联网和企业内部网来传送。 应当明白，上文所述系统和技术所提供的功能和/或结构可表现为核(例如々某 体处理核)，该核可通过计算机代码来实现，并可转换为硬件，作为集成电路 产品的一部分。
其它实施例也属于本发明的范围之内。
此外，尽管上文描述的是本发明，但其中公开了不止一项发明。
权利要求
1、一种在视频像素数据上执行响应时间补偿的系统，其特征在于，该系统包括输出，其连接于时序控制器；至少一个视频信号处理模块，用于处理与视频帧中的像素有关的信息；以及接口，其与所述至少一个视频信号处理模块中的至少一个和所述输出相连，用于同时向所述输出提供当前帧像素数据和前帧像素数据，所述当前帧像素数据与当前视频帧中特定位置的像素有关，所述前帧像素数据与与所述当前视频帧有关的前视频帧中所述特定位置的像素有关。
2、 根据权利要求1所述的系统，其特征在于，所述前帧像素数据对应于 紧连所述当前帧的前一视频帧。
3、 根据权利要求1所述的系统，其特征在于，所述输出为双路低电压差 分信号输出，所述接口用于在所述输出的第一连接上提供所述当前帧像素数 据，在所述输出的第二连接上提供所述前帧像素数据。
4、 根据权利要求1所述的系统，其特征在于，所述接口用于将所述当前 帧像素数据与前帧像素数据进行交错，并以接近所述时序控制器处理单个视频 帧像素数据速率两倍的速率将交错后的数据提供给所述输出。
5、 根据权利要求1所述的系统，其特征在于，还包括数据压缩器，其与 所述至少一个^L频处理模块中的至少一个和所述接口相连，所述4妄口通过所述 数据压缩器与所述至少一个-见频处理模块中的至少一个相连，其中，所述凄t据 压缩器用于压缩所述前帧像素数据，以提供压缩后的前帧zf象素数据，所述压缩 后的前帧像素数据为压缩前所述前帧像素数据大小的X%;所述接口还用于将 压缩后的前帧像素数据与所述当前帧像素数据进行交错，并将交错后的数据以 接近所述时序控制器处理单个视频帧像素数据速率(100 + X) %的速率提供给 所述输出。
6、 根据权利要求1所述的系统，其特征在于，包括计算机可读介质，其中存储有硬件描述语言软件编写的指令。
7、 根据权利要求6所述的系统，其特征在于，所述指令包括下列至少一 种Verilog硬件描述语言软件、Verilog-A硬件描述语言软件和VHDL硬件描 述语言软件。
8、 一种用于在接收器中处理视频信号的方法，其特征在于，所述方法包括接收输入的视频信号； 将所述一见频信号分解为像素数据帧；以及同时将当前帧像素数据和前帧像素数据发往时序控制器，该当前帧像素数 据指示首先激活当前;f见频帧中特定位置的像素，所述前帧像素数据指示再激活 与所述当前视频帧有关的前视频帧中所述特定位置的像素。
9、 根据权利要求8所述的方法，其特征在于，所述前帧像素数据对应于 紧连所述当前帧的前一^L频帧。
10、 根据权利要求8所述的方法，其特征在于，所述发送步骤包括在低电 压差分信号连接的第一连接上发送所述当前帧像素数据，在所述低电压差分信 号连接的第二连接上发送所述前帧像素数据。
11、 根据权利要求8所述的方法，其特征在于，还包括将所述当前帧像素 数据和所述前帧像素数据进行交错，其中所述发送步骤包括，以接近所述时序 控制器处理单个视频帧像素数据速率两倍的速率将交错后的数据发往所述时 序控制器。
12、 根据权利要求8所述的方法，其特征在于，压缩所述前帧像素数据以提供压缩后的前帧^泉素数据，所述压缩后的前帧像素数据为压缩前所述前帧像素数据大小的X%;将所述当前帧像素数据与压缩后的前帧像素数据交错； 所述发送步骤包括将交错后的数据以接近所述时序控制器处理单个视频帧像素数据速率(100 + X) %的速率提供给所述时序控制器。
13、 一种存储有指令的计算机可读介质，该指令在执行时用于 接收输入的视频信号；将所述视频信号分解为像素数据帧；以及同时将当前帧像素数据和前帧像素数据发往时序控制器，该当前帧像素数 据指示首先激活当前视频帧中特定位置的像素，所述前帧像素数据指示再激活 与所述当前视频帧有关的前视频帧中所述特定位置的像素。
14、 根据权利要求13所述的系统，其特征在于，所述指令包括硬件描述 语言软件编写的指令。
15、 根据权利要求14所述的系统，其特征在于，所述硬件描述语言软件 编写的指令包括下列至少一种Verilog硬件描述语言软件、Verilog-A硬件描 述语言软件和VHDL硬件描述语言软件。
全文摘要
本发明提供了一种方法和系统，用于在视频像素数据上执行响应时间补偿，包括输出，其连接于时序控制器，该时序控制器向视频显示屏或面板提供响应时间像素数据。该系统包括视频信号处理模块，用于确定指示如何激活视频帧中的各个视频像素的像素数据。该系统包括一接口，用于同时输出与当前视频帧中特定位置的像素有关的当前帧像素数据和与与所述当前视频帧有关的前视频帧中所述特定位置的像素有关的前帧像素数据。所述当前帧像素数据和所述前帧像素数据可在输出信号中进行交错。前帧像素数据可在输出信号中进行压缩。所述输出可包括多个信道，所述当前帧像素数据和所述前帧像素数据可通过分开的信道输出。
文档编号G09G3/36GK101617357SQ200780038712
公开日2009年12月30日 申请日期2007年10月18日 优先权日2006年10月18日
发明者萨米尔·N·赫尔约尔卡 申请人:美国博通公司