内置选通驱动器及使用该内置选通驱动器的显示装置的制作方法

图1是示意性示出现有技术的内置选通驱动器的配置的示图。参照图1，内置选通驱动器包括位于显示面板的非显示区域中的移位寄存器。移位寄存器包括级ST1至STn，这些级彼此相关地连接以分别驱动显示面板的选通线G1至Gn，并且各个级包括多个TFT。移位寄存器也包括用于提供时钟的时钟线CLs和用于提供电源电压的电源线PLs。如图所示，时钟线CLs和电源线PLs被平行地布置在移位寄存器的接近级ST1至STn的外侧。

然而，级ST1至STn具有输出延迟在从其顶部到底部的方向上逐渐增大的问题。各个级的输出延迟受到当时钟到达相应级的输出TFT时所产生的时钟延迟的影响，并且该时钟延迟受时钟线的阻抗和寄生电容的影响。

具体地，时钟线的寄生电容包括连接到时钟线的输出TFT的寄生电容和由该时钟线或另一时钟线与电源线之间的交叠引起的交叠电容。一般地，因为源极和漏极没有与栅极交叠，所以使用共面结构的多晶硅TFT或氧化物TFT具有相对较小寄生电容的输出TFT。因此，由时钟线与其它线之间的交叠引起的交叠电容对时钟延迟具有相对较大的影响。

技术实现要素：

因此，本发明的一方面在于解决现有技术中的上述和其它问题。在另一方面，本发明涉及一种用于通过降低时钟线的负载来改善选通驱动器的输出特性的内置选通驱动器及使用该内置选通驱动器的显示装置。

本发明的附加优点、目的和特征将在以下的描述中被部分地阐述，并且在审阅下文后将部分地对本领域普通技术人员变得显而易见或者可以通过本发明的实践习得。通过在所撰写的说明书及其权利要求书以及附图中具体指出的结构可以实现并获得本发明的目的和其它优点。

为了实现这些目的和其它优点并且根据本发明的目的，如本文中所实施和广泛描述地，一种内置选通驱动器包括：位于显示面板的非显示区域中的移位寄存器，所述移位寄存器包括用于分别驱动显示区域的选通线的多个级，包括被布置在所述移位寄存器的第一侧的时钟线的第一时钟组，以及包括被布置在所述移位寄存器的第二侧的时钟线的第二时钟组，其中，每个所述时钟线均包括主线和支线，所述支线从所述主线分支并被连接到对应的级，以及属于所述第一时钟组和所述第二时钟组中的任何一个的对应的时钟组的支线与属于另一个时钟组的主线不交叠。

各个所述级可以包括用于使用不同时钟来产生输出的第一输出单元和第二输出单元。所述第一输出单元可以包括第一上拉晶体管，所述第一上拉晶体管接收通过所述第一时钟组提供的时钟A中的任何一个并产生第一输出。所述第二输出单元可以包括第二上拉晶体管，所述第二上拉晶体管接收通过所述第二时钟组提供的时钟B中的任何一个并产生第二输出。

所述第一输出和所述第二输出中的任何一个可以是被提供给对应的选通线的扫描输出，以及另一个可以是作为进位信号被提供给另一个级的进位输出，或者所述第一输出和所述第二输出可以是被提供给两个选通线的第一扫描输出和第二扫描输出，并且所述第一扫描输出和所述第二扫描输出中的任何一个可以作为进位信号被提供给另一个级。

所述第一上拉晶体管和所述第二上拉晶体管可以由一个控制节点控制。另选地，所述第一上拉晶体管可以由第一控制节点控制以及所述第二上拉晶体管可以由第二控制节点控制。各个级还可以包括用于将所述第一控制节点和所述第二控制节点彼此连接或分离的开关晶体管。

当从所述第一时钟组产生的所述时钟A中的任何一个被用作所述扫描输出以及从所述第二时钟组产生的所述时钟B中的任何一个被用作所述进位输出时，所述第一时钟组可以被布置在所述移位寄存器的外侧和所述移位寄存器与所述显示区域之间的内侧中的一个处，以及所述第二时钟组可以被布置在所述外侧和所述内侧中的另一个处。

当从所述第一时钟组产生的所述时钟A中的任何一个被用作连接到用于在一个子像素中切换数据信号的第一开关晶体管的第一选通线的扫描输出，以及从所述第二时钟组产生的所述时钟B中的任何一个被用作连接到用于在所述子像素中切换另一信号的第二开关晶体管的第二选通线的扫描输出时，所述第一时钟组可以被布置在所述移位寄存器的外侧和所述移位寄存器与所述显示区域之间的内侧中的一个处，以及所述第二时钟组可以被布置在所述外侧和所述内侧中的另一个处。

在所述第一时钟组和所述第二时钟组当中具有更多数量的时钟线的时钟组可以被布置在所述移位寄存器的外侧和所述移位寄存器与所述显示区域之间的内侧中的任何一个处，以及另一个时钟组可以被布置在所述外侧和所述内侧中的另一个处。

各个所述级还可以包括接收时钟C中的任何一个并产生第三输出的第三输出单元，以及所述第一时钟组和所述第二时钟组中的任何一个还可以包括用于提供时钟C的时钟线。

另选地，各个所述级还可以包括接收所述时钟A或所述时钟B并产生第三输出的第三输出单元。

为了实现这些目的和其它优点并且根据本发明的目的，如本文中所实施和广泛描述地，一种显示装置包括：包括显示区域和非显示区域的显示面板，以及位于所述显示面板的所述非显示区域中的内置选通驱动器。所述内置选通驱动器包括：移位寄存器，所述移位寄存器包括用于分别驱动显示区域的选通线的多个级；第一时钟组，所述第一时钟组包括被布置在所述移位寄存器的第一侧的时钟线；以及第二时钟组，所述第二时钟组包括被布置在所述移位寄存器的第二侧的时钟线，其中，每个所述时钟线均包括主线和支线，所述支线从所述主线分支并被连接到对应的级，以及属于所述第一时钟组和所述第二时钟组中的任何一个的对应的时钟组的支线与属于另一个时钟组的主线不交叠。

要理解的是，本发明的以上概括性描述和以下详细描述两者都是说明性的，并且旨在提供对所请求保护的本发明的进一步解释。

附记1.一种内置选通驱动器，该内置选通驱动器包括：

移位寄存器，所述移位寄存器位于显示面板的非显示区域中，所述移位寄存器包括用于分别驱动显示区域的选通线的多个级；

第一时钟组，所述第一时钟组包括被布置在所述移位寄存器的第一侧的时钟线；以及

第二时钟组，所述第二时钟组包括被布置在所述移位寄存器的第二侧的时钟线，

其中，每个所述时钟线均包括主线和支线，所述支线从所述主线分支并被连接到对应的级，并且

属于所述第一时钟组和所述第二时钟组中的任何一个的对应的时钟组的支线与属于另一时钟组的主线不交叠。

附记2.根据附记1所述的内置选通驱动器，

其中，各个所述级均包括用于使用不同时钟来产生输出的第一输出单元和第二输出单元，

所述第一输出单元包括第一上拉晶体管，所述第一上拉晶体管接收通过所述第一时钟组提供的任何一个时钟A并且产生第一输出，并且

所述第二输出单元包括第二上拉晶体管，所述第二上拉晶体管接收通过所述第二时钟组提供的任何一个时钟B并且产生第二输出。

附记3.根据附记2所述的内置选通驱动器，

其中，所述第一输出和所述第二输出中的任何一个是被提供给对应的选通线的扫描输出，且另一个是作为进位信号被提供给另一个级的进位输出，或者

所述第一输出和所述第二输出是被提供给两个选通线的第一扫描输出和第二扫描输出，并且所述第一扫描输出和所述第二扫描输出中的任何一个作为进位信号被提供给另一个级。

附记4.根据附记3所述的内置选通驱动器，

其中，所述第一上拉晶体管和所述第二上拉晶体管由一个控制节点控制，或者

所述第一上拉晶体管由第一控制节点控制，且所述第二上拉晶体管由第二控制节点控制，以及各个级还包括用于将所述第一控制节点和所述第二控制节点彼此连接或分离的开关晶体管。

附记5.根据附记4所述的内置选通驱动器，

其中，各个所述级还包括设置单元、复位单元和反相器，所述设置单元和所述复位单元用于控制所述第一控制节点，并且所述反相器用于控制所述第二控制节点。

附记6.根据附记5所述的内置选通驱动器，

其中，所述设置单元包括设置晶体管，所述设置晶体管用于响应于来自前级的前输出的逻辑高信号，来将所述第一控制节点设置为高电源电压或所述逻辑高信号。

附记7.根据附记5所述的内置选通驱动器，

其中，所述复位单元包括复位晶体管，所述复位晶体管用于响应于来自后级的后输出，来将所述第一控制节点复位为低电源电压。

附记8.根据附记3所述的内置选通驱动器，

其中，从所述第一时钟组产生的所述时钟A中的任何一个被用作所述扫描输出，以及从所述第二时钟组产生的所述时钟B中的任何一个被用作所述进位输出，

所述第一时钟组被布置在所述移位寄存器的外侧和所述移位寄存器与所述显示区域之间的内侧中的一个处，并且

所述第二时钟组被布置在所述外侧和所述内侧中的另一个处。

附记9.根据附记2所述的内置选通驱动器，

其中，从所述第一时钟组产生的所述时钟A中的任何一个被用作第一选通线的扫描输出，所述第一选通线被连接到用于在一个子像素中切换数据信号的第一开关晶体管，以及从所述第二时钟组产生的所述时钟B中的任何一个被用作第二选通线的扫描输出，所述第二选通线被连接到用于在所述子像素中切换另一信号的第二开关晶体管，

所述第一时钟组被布置在所述移位寄存器的外侧和所述移位寄存器与所述显示区域之间的内侧中的一个处，并且

所述第二时钟组被布置在所述外侧和所述内侧中的另一个处。

附记10.根据附记2所述的内置选通驱动器，

其中，在所述第一时钟组和所述第二时钟组当中具有更多数量的时钟线的时钟组被布置在所述移位寄存器的外侧和所述移位寄存器与所述显示区域之间的内侧中的任何一个处，以及另一个时钟组被布置在所述外侧和所述内侧中的另一个处。

附记11.根据附记2所述的内置选通驱动器，

其中，各个所述级还包括接收任何一个时钟C并产生第三输出的第三输出单元，并且

所述第一时钟组和所述第二时钟组中的任何一个还包括用于提供所述时钟C的时钟线。

附记12.根据附记2所述的内置选通驱动器，

其中，各个所述级还包括接收所述时钟A或所述时钟B并产生第三输出的第三输出单元。

附记13.根据附记11或12所述的内置选通驱动器，

其中，所述第三输出单元包括第三上拉晶体管和第三下拉晶体管，所述第三上拉晶体管用于响应于第一节点的逻辑高信号，来输出作为所述第三输出的所述时钟C或所述时钟B，所述第三下拉晶体管用于响应于第二节点的逻辑高信号，来输出作为所述第三输出的低电源电压。

附记14.根据附记1所述的内置选通驱动器，

其中，各个所述时钟线的所述支线和所述主线按照下述方式位于不同的层中：属于所述第一时钟组和所述第二时钟组中的任何一个的对应的时钟组的所述支线与属于另一个时钟组的所述主线在不同的层中不交叠。

附记15.根据附记14所述的内置选通驱动器，

其中，所述主线和所述支线被形成有介于其间的层间绝缘层。

附记16.根据附记15所述的内置选通驱动器，

其中，所述主线通过穿过所述层间绝缘层的接触孔被连接至所述支线。

附记17.根据附记16所述的内置选通驱动器，

所述内置选通驱动器还包括电源组，所述电源组包括被布置在所述移位寄存器的一侧以向多个级提供电源电压的电源线。

附记18.一种显示装置，该显示装置包括：

显示面板，所述显示面板包括显示区域和非显示区域；以及

根据附记1至17中任一项所述的内置选通驱动器，所述内置选通驱动器位于所述显示面板的所述非显示区域中。

附图说明

附图被包括以提供对本发明的进一步理解，并且被并入本申请中且构成本申请的一部分，附图例示了本发明的实施方式，并且与本描述一起用来解释本发明的原理。在附图中：

图1是示意性示出现有技术的内置选通驱动器的配置的示图；

图2是示意性示出根据本发明的实施方式的显示装置的局部配置的示图；

图3是示出应用到图2中所例示的显示面板中的LCD子像素的电路图；

图4是示出应用到图2中所例示的显示面板中的OLED子像素的电路图；

图5是示意性示出根据本发明的第一实施方式的内置选通驱动器的示图；

图6是示意性示出根据本发明的第二实施方式的内置选通驱动器的示图；

图7是示出应用到图5和图6中所示的移位寄存器中的各个级的配置的电路图；

图8是示出应用到图6中所示的移位寄存器中的各个级的另一配置的电路图；

图9是示出应用到图6中所示的移位寄存器中的各个级的又一配置的电路图；

图10是示出应用到图6中所示的移位寄存器中的各个级的另一配置的电路图；

图11是示出图3中所示的LCD子像素的结构的截面图；以及

图12和图13是应用到本发明的内置选通驱动器中的时钟线的截面图。

具体实施方式

现在将详细参照本发明的实施方式，在附图中例示了这些实施方式的示例。在任何可行的情况下，遍及附图中将使用相同的附图标记来指代相同或类似的部件。

图2是示意性示出根据本发明的实施方式的显示装置的局部配置的示图。另外，图3和图4分别是示出应用于图2中所例示的显示面板的LCD子像素和OLED子像素的电路图。如图所示，图2中所例示的显示装置包括显示面板10、数据驱动器集成电路(IC)30和时序控制器IC 40，显示面板10包括像素阵列PA和选通驱动器20。

安装在印刷电路板(PCB)42上的时序控制器IC 40接收同步信号和从主机组 (host set)提供的图像数据。具体地，时序控制器IC 40使用用于补偿图片质量或降低功耗的各种数据处理方法来校正图像数据，并向数据驱动器IC 30输出校正后的图像数据。

时序控制器IC 40使用同步信号来产生用于控制数据驱动器30的操作时序的数据控制信号和用于控制选通驱动器20的操作时序的选通控制信号，并向对应的驱动器提供这些数据控制信号和选通控制信号。同步信号包括点时钟DCLK和数据使能(DE)信号，并且还可以包括水平同步信号Hsync和垂直同步信号Vsync。数据控制信号包括用于控制数据驱动器IC 30中的图像数据的锁存时序的源启动脉冲(SSP)和源移位时钟(SSC)以及用于控制图像信号的输出持续时间的源输出使能(SOE)信号。选通控制信号包括用于控制选通驱动器20的操作时序的启动脉冲Vst和用作输出信号或移位控制信号的时钟CLK。

而且，时序控制器IC 40通过PCB 42和通过其上安装有数据驱动器IC 30的膜上芯片(COF)32来向数据驱动器IC 30提供图像数据信号和数据控制信号。经由PCB 42、选通驱动器20附近的COF 32以及显示面板10的外部区域来将从时序控制器IC 40产生的选通控制信号提供给选通驱动器20。在这种情况下，选通控制信号还可以通过或可以不通过对应的COF 32上的数据驱动器IC 30。

此外，电平移位器可以被附加地设置在时序控制器IC 40与选通驱动器20之间。电平移位器可以被安装在功率IC中，该功率IC被安装在PCB 42上。电平移位器将从时序控制器IC 40产生的选通控制信号(即，启动脉冲和时钟)的晶体管-晶体管逻辑(TTL)电压电平移位为用于驱动显示面板10的TFT的选通开启电压(选通高电压)和选通关闭电压(选通低电压)，且然后将电平移位后的电压提供给选通驱动器20。功率IC经由与上述选通控制信号相同的路径来向选通驱动器20提供多个电源电压，所述多个电源电压包括用于驱动选通驱动器20所需的选通开启电压和选通关闭电压。

安装在各个COF 32上的数据驱动器IC 30响应于从时序控制器IC 40产生的数据控制信号，向显示面板10的多个数据线D提供从时序控制器IC 40产生的图像数据。具体地，数据驱动器IC 30使用从伽马电压发生器产生的伽马电压来将从时序控制器IC 40产生的图像数据转换成模拟数据信号，并且每当驱动各个选通线G时就向数据线D提供该数据信号。数据驱动器IC 30可以通过玻璃上芯片(COG)方案被安装在显示面板10上。

显示面板10通过矩阵类型的像素阵列PA来显示图像。像素阵列PA的各个像素通过红色(R)、绿色(G)、蓝色(B)子像素的组合来产生期望的颜色，并且可以附加地包括用于亮度增强的白色(W)子像素。各个子像素由薄膜晶体管(TFT)独立驱动。TFT可以使用非晶硅(a-Si)TFT、多晶硅(poly-Si)TFT、氧化物TFT或有机TFT。

显示面板10可以使用LCD、OLED显示器或EPD。图3是示出应用于图2中所例示的显示面板的LCD子像素的电路图。如图所示，LCD的各个子像素SP包括被连接到选通线G和数据线D的TFT以及在TFT与公共电极之间并联连接的液晶电容器Clc和存储电容器Cst。液晶电容器Clc在通过TFT被提供给像素电极的数据电压与被提供给公共电极的公共电压Vcom之间进行差分电压充电，并根据充电电压来驱动液晶，从而将透光率控制为最佳。存储电容器Cst稳定地维持在液晶电容器Clc中充电的电压。

图4是示意性示出应用到图2中所例示的显示面板中的OLED子像素的电路图。如图所示，OLED显示器的各个子像素SP包括如图4所例示的OLED元件和像素电路。OLED元件连接在高电源电压线EVDD与低电源电压线EVSS之间。像素电路包括用于独立地驱动OLED元件的第一开关TFT ST1和第二开关TFT ST2、驱动TFT DT以及存储电容器Cst。OLED元件包括连接到驱动TFT DT的阳极、连接到低电源电压线EVSS的阴极、以及连接在阳极与阴极之间的发光层，从而产生与从驱动TFT DT提供的电流量成比例的光。

第一开关TFT ST1由一个选通线Ga的选通信号驱动以向驱动TFT DT的栅节点提供来自于对应的数据线D的数据电压，以及第二开关TFT ST2由另一选通线Gb的选通信号驱动以向驱动TFT DT的源节点提供来自于参考线R的参考电压。此外，第二开关TFT ST2可以被用作用于在感测模式下向参考线R提供来自于驱动TFT DT的电流的路径。

连接在驱动TFT DT的栅节点和源节点之间的存储电容器Cst在数据电压与参考电压之间进行差分电压充电，并且将充电电压提供为驱动TFT DT的驱动电压，该数据电压通过第一开关TFT ST1被提供给驱动TFT DT的栅节点，该参考电压通过第二开关TFT ST2被提供给驱动TFT DT的源节点。驱动TFT DT通过根据从存储电容器 Cst提供的驱动电压控制从高电源电压线EVDD提供的电流来向OLED元件提供与驱动电压成比例的电流，从而驱动OLED元件。

选通驱动器20可以是内建在显示面板10的非显示区域中的GIP类型，并且可以包括与像素阵列PA的TFT阵列一起形成在基板上的TFT。内置选通驱动器20可以包括移位寄存器SR，并且响应于从时序控制器IC 40产生的选通控制信号，可以依次或通过隔行扫描方案(interlacing scheme)来驱动像素阵列PA的选通线G。选通驱动器20可以在各个选通线G的驱动持续时间期间提供选通开启电压的选通脉冲，以启用对应的选通线G，并且可以在其它持续时间期间提供选通关闭电压，以禁用选通线G。内置选通驱动器20可以被形成在像素阵列PA的一侧的外部区域中或像素阵列PA的两侧的外部区域中。

具体地，时钟线向选通驱动器20提供从时序控制器IC 40产生的多个时钟，这些时钟线可以根据时钟的使用而被划分成第一时钟组CG1和第二时钟组CG2，并且第一时钟组CG1和第二时钟组CG2可以被布置在选通驱动器20的两侧。即，第一时钟组CG1可以被布置在第一侧，以及第二时钟组CG2可以被布置在第二侧，该第一侧为选通驱动器20的外侧和选通驱动器20与像素阵列PA之间的内侧中的一个，该第二侧为另一侧。这样，减小了第一时钟组CG1与第二时钟组CG2之间的交叠区域，且然后降低了各个时钟线的负载，从而减少时钟延迟和输出延迟。

图5是示意性示出根据本发明的第一实施方式的内置选通驱动器的示图。图5中所例示的内置选通驱动器20包括移位寄存器SR以及被布置在移位寄存器SR两侧的第一时钟组CG1和第二时钟组CG2。内置选通驱动器20还包括电源组PG，该电源组PG包括被布置在移位寄存器SR的一侧以向级ST1至STn提供电源电压的电源线。

移位寄存器SR包括级ST1至STn，这些级ST1至STn用于分别驱动图2中的显示面板10的选通线G1至Gn。下文中，“前级”表示已在对应的级之前被驱动来产生扫描脉冲的一个或更多个级当中的任何一个，以及“后级”表示将在对应的级之后被驱动来产生扫描脉冲的一个或更多个级当中的任何一个。

级ST1至STn依次被驱动，并且级ST1至STn中的每一个向对应的选通线G提供作为扫描输出OUT的一个时钟，并提供用于控制后级和前级中的至少一个的用作进位信号的另一时钟。第一级ST1接收启动脉冲Vst而不是来自前级的进位信号。最后级STn可以接收复位脉冲而不是来自后级的进位信号。至少一个虚拟级没有被连接到选通线，并向另一个级提供作为进位信号的对应的输出，该至少一个虚拟级还可以被设置在最后级之后。如果各个级ST对于扫描输出和进位输出使用不同的时钟，则第一时钟组CG1和第二时钟组CG2中的任何一组提供用于扫描输出的多个时钟A，且另外一组提供用于进位输出的多个时钟B。

级ST1至STn中的每一个生成具有依次延迟的高脉冲相位的i个时钟A当中的被提供给其第一输出单元的任何一个时钟A，以作为扫描输出OUT，并且产生j个时钟B当中的被提供给其第二输出单元的任何一个时钟B，以作为进位信号，其中，i不同于j或者等于j。例如，级ST1至STn中的每一个可以依次生成4相位时钟A中的任何一个，以作为扫描输出OUT，并且生成2相位时钟B中的任何一个，以作为进位信号。然而，本发明不限于此。

如图5所示，被布置在移位寄存器SR的外侧的第一时钟组CG1提供用作扫描输出的时钟A，且被布置在移位寄存器SR与(图2中的)像素阵列PA之间的内侧的第二时钟组CG2提供用作进位输出的时钟B。另选地，第一时钟组CG1和第二时钟组CG2可以被布置成与图5中所示的相反。

第一时钟组CG1包括分别提供i个时钟A的i个时钟线CLa，并且第一时钟组CG1中的各个时钟线包括主线MLa和支线BLa，该主线MLa在移位寄存器SR的第一侧处在级ST1至STn的布置方向上纵向延伸，该支线BLa从对应的主线MLa分支，并被连接到对应的级ST。主线MLa和支线BLa位于不同的层中，且这些不同的层之间设置有绝缘层，并且主线MLa和支线BLa通过穿过绝缘层的接触孔或接触电极彼此连接。支线BLa可以与属于第一时钟组CG1的另一主线MLa交叠，或者可以不与该另一主线MLa交叠，且该支线BLa与该另一主线MLa之间设置有绝缘层。

第二时钟组CG2包括分别提供j个时钟B的j个时钟线CLb，并且第二时钟组CG2中的各个时钟线包括主线MLb和支线BLb，该主线MLb在移位寄存器SR的第二侧处在级ST1至STn的布置方向上纵向延伸，该支线BLb从对应的主线MLb分支，并被连接到对应的级ST。主线MLb和支线BLb位于不同的层中，且这些不同的层之间设置有绝缘层，并且主线MLb和支线BLb通过穿过绝缘层的接触孔或接触电极彼此连接。支线BLb可以与属于第二时钟组CG2的另一主线MLb交叠，或者可以不与该另一主线MLb交叠，且该支线BLb与该另一主线MLb之间设置有绝缘层。

属于第一时钟组CG1的支线BLa与属于第二时钟组CG2的主线MLb不交叠，并且属于第二时钟组CG2的支线BLb与属于第一时钟组CG1的主线MLa不交叠。这样，第一时钟组CG1与第二时钟组CG2之间的交叠区域被减小，并且各个时钟线的负载被降低，从而减少时钟延迟和输出延迟。

图6是示意性示出根据本发明的第二实施方式的内置选通驱动器的示图。图6中所示的第二实施方式的选通驱动器20与图5中所示的上述第一实施方式的选通驱动器的不同之处在于：从各个级产生了至少两个扫描输出OUTkA和OUTkB(其中，k＝1至n)。因此，将省略或简要给出对图5和图6中的相同元件的描述。

在第二实施方式中，各个级ST针对所述至少两个扫描输出OUTkA和OUTkB使用不同的时钟，其中，第一时钟组CG1和第二时钟组CG2中的一个组提供用作A扫描输出OUTkA的多个时钟A，以及另一组提供用作B扫描输出OUTkB的多个时钟B。级ST1至STn中的每一个生成具有依次延迟的高脉冲相位的时钟A当中的被提供给其第一输出单元的任何一个时钟A，以作为A扫描输出OUTkA，并且生成时钟B当中的被提供给其第二输出单元的任何一个时钟B，以作为B扫描输出OUTkB。例如，A扫描输出OUTkA可以被提供给用于控制第一开关TFT ST1的选通线Ga，以及B扫描输出OUTkB可以被提供给用于控制第二开关TFT ST2的选通线Gb，该第一开关TFT ST1用于切换图4中所示的OLED子像素中的数据信号，该第二开关TFT ST2用于切换参考信号或像素电流。

第一时钟组CG1提供大幅影响图片质量的时钟A(即，被提供给用于控制数据开关TFT的选通线的时钟A)以作为扫描输出，第一时钟组CG1可以被布置在移位寄存器SR的外侧。第二时钟组CG2被用作不被提供给选通线的进位输出，或者向用于控制另一开关TFT的选通线提供时钟，第二时钟组CG2可以被布置在选通驱动器20与像素阵列PA之间的内侧。同时，被布置在移位寄存器SR与像素阵列PA之间的内侧处的时钟线的数量可以少于被布置在移位寄存器SR的外侧处的另一时钟组的时钟线的数量。

图7是示出应用到图5和图6中所示的移位寄存器中的各个级的配置的电路图。参照图7，各个级包括设置单元(set unit)1、复位单元2、反相器4、第一输出单元5和第二输出单元6。设置单元1和复位单元2一起是用于控制第一输出单元5和第二输出单元6的第一控制节点(下文中为Q节点)的Q节点控制器。反相器4可以是用于控制第一输出单元5和第二输出单元6的第二控制节点(下文中为QB节点)的QB节点控制器。

设置单元1包括设置晶体管(set transistor)Ts，该设置晶体管Ts响应于来自前级的前输出PRE的逻辑高信号，用于将Q节点设置(充电)为高电源电压VDD或前输出PRE的逻辑高信号。启动脉冲Vst而不是前输出PRE被提供给第一级ST1的设置单元1。

复位单元2包括复位晶体管Tr，该复位晶体管Tr响应于来自后级的后输出NXT，用于将Q节点复位为低电源电压VSS3。复位脉冲而不是后输出NXT可以被提供给最后级STn的复位单元2。反相器4使用高电源电压VH和低电源电压VL向节点QB提供与Q节点反相的逻辑电压。

第一输出单元5根据Q节点和QB节点的逻辑状态输出作为A输出OUTA的从上述第一时钟组CG1提供的A时钟CLKA或低电源电压VSS1。输出单元5包括第一上拉晶体管Tu1和第一下拉晶体管Td1，该第一上拉晶体管Tu1响应于Q节点的逻辑高信号，用于输出作为A输出OUTA的A时钟CLKA，该第一下拉晶体管Td1响应于QB节点的逻辑高信号，用于输出作为A输出OUTA的低电源电压VSS1。第一输出单元5的A输出OUTA被用作图5中的扫描输出OUTi和图6中的A扫描输出OUTiA。

第二输出单元6根据Q节点和QB节点的逻辑状态来输出作为B输出OUTB的从上述第二时钟组CG2提供的B时钟CLKB或低电源电压VSS2。输出单元6包括第二上拉晶体管Tu2和第二下拉晶体管Td2，该第二上拉晶体管Tu2响应于Q节点的逻辑高信号，用于输出作为B输出OUTB的B时钟CLKB，该第二下拉晶体管Td2响应于QB节点的逻辑高信号，用于输出作为B输出OUTB的低电源电压VSS2。第二输出单元6的B输出OUTB被用作图5中的进位输出或图6中的B扫描输出OUTiB。从第一输出单元5或第二输出单元6分别产生的A输出OUTA或B输出OUTB作为进位信号被提供给前级或后级。

在各个级的操作中，随着设置单元1的设置晶体管Ts响应于启动脉冲Vst或前输出PRE而将Q节点设置为逻辑高信号，第一输出单元5的第一上拉晶体管Tu1输出作为A输出OUTA的A时钟CLKA，且第二输出单元6的第二上拉晶体管Tu2输出作为第二输出OUTB的B时钟CLKB。然后，复位单元2的复位晶体管Tr响应于后输出NXT或复位脉冲，将Q节点复位为低电源电压VSS3。第一输出单元5的第一下拉晶体管Td1响应于通过反相器4的具有与Q节点反相的信号的QB节点的逻辑高信号，输出作为A输出OUTA的低电源电压VSS1，并且该第一下拉晶体管Td1维持A输出OUTA。第二输出单元6的第二下拉晶体管Td2输出作为B输出OUTB的低电源电压VSS2，并维持B输出OUTB。在每个帧内重复各个级的该操作。

作为对应于逻辑高信号的电压源，提供给各个级的高电源电压VDD和VH可以彼此相同或不同，并且可以被表示为选通开启电压。作为对应于逻辑低信号的电压源，提供给各个级的低电源电压VSS1、VSS2、VSS3和VL可以彼此相同或不同，并且可以被表示为选通关闭电压。高电源电压VDD和VH以及低电源电压VSS1、VSS2、VSS3和VL通过属于电源组PG的电源线被提供给各个级。

图8和图9是示出应用到图6中所示的移位寄存器中的各个级的其它配置的电路图。图8和图9中所示的级与图7中所示的级的不同之处在于：额外提供了第三输出单元7，该第三输出单元7由Q节点和QB节点控制并且产生C输出OUTC。因此，将省略或简要给出对与图7中相同的元件的描述。

图8和图9中所示的第三输出单元7包括第三上拉晶体管Tu3和第三下拉晶体管Td3，该第三上拉晶体管Tu3响应于Q节点的逻辑高信号，用于输出作为C输出OUTC的C时钟CLKC或B时钟CLKB，该第三下拉晶体管Td3响应于QB节点的逻辑高信号，用于输出作为C输出OUTC的低电源电压VSS2。A输出OUTA、B输出OUTB和C输出OUTC可以被用作分别提供给三个选通线的扫描输出，并且A输出OUTA、B输出OUTB和C输出OUTC中的任何一个可以被用作进位信号。另选地，A输出OUTA和B输出OUTB可以被用作分别提供给两个选通线的扫描输出，以及C输出OUTC可以被用作进位信号。

如图8所例示的被提供给第三输出单元7的C时钟CLKC可以由图6中所示的第一时钟组CG1和第二时钟组CG2中的任何一组提供。换言之，图6中所示的第一时钟组CG1和第二时钟组CG2中的任何一组还可以包括用于提供多个时钟C的时钟线。同时，第三输出单元7的第三上拉晶体管Tu3可以与第二输出单元6的上拉晶体管Tu2一起共享B时钟CLKB。

图10是示出应用到图6中所示的移位寄存器中的各个级的另一配置的电路图。图10中所示的级与图7中所示的级的不同之处在于：第一输出单元5的Q1节点和第二输出单元6的Q2节点通过晶体管Td连接。因此，将省略或简要给出对与图7中相同的元件的描述。

晶体管Td在用于控制第一输出单元5的Q1节点与用于控制第二输出单元6的Q2节点之间被连接为二极管结构，并根据Q1节点的逻辑状态将Q1节点和Q2节点彼此分离或连接。如果从(图6中的)第一时钟组CG1提供给第一输出单元5的A时钟CLKA和从(图6中的)第二时钟组CG2提供给第二输出单元6的B时钟CLKB具有不同的脉冲宽度，则具有不同的脉冲宽度的A输出OUTA和B输出OUTB可以从一个级输出。A输出OUTA和B输出OUTB可以被用作分别提供给两个选通线的扫描输出，并且A输出OUTA和B输出OUTB中的任何一个可以被用作进位信号。

图11是示出图3中所示的LCD子像素的截面图。参照图11，子像素包括TFT，该TFT包括形成在基板100上的有源层110、沉积在有源层110上的栅极绝缘层118和栅极120、覆盖栅极绝缘层118和栅极120的层间(interlayer)绝缘层122、以及通过穿过层间绝缘层122的接触孔CH1和CH2分别连接到源区114和漏区116的源极124和漏极126。遮光层和缓冲层还可以被形成在基板100与有源层110之间。有源层110包括沟道区112、以及用于分别与源极124和漏极126欧姆接触的源区114和漏区116。另外，子像素还包括覆盖在层间绝缘层122上的源极124和漏极126的钝化层128和通过穿过钝化层128的接触孔CH3连接到漏极126的像素电极130。

图12和图13是应用到本发明的内置选通器中的时钟线的截面图。参照图12和图13，时钟线包括形成有设置在其间的层间绝缘层122的主线ML和支线BL。

时钟线的主线ML被形成在基板100上的栅极绝缘层118上，并且形成有与图11中所示的栅极120相同的栅极金属层。时钟线的支线BL被形成在层间绝缘层122上，并且形成有与图11中所示的源极124和漏极126相同的源/漏金属层。

如图12所示，支线BL可以通过穿过层间绝缘层122的接触孔CH4被直接连接到主线ML。如图13所示，支线BL可以通过连接电极CE被连接到主线ML。连接电极CE经由穿过钝化层128和层间绝缘层122的接触孔CH5被连接到主线ML，以及经由穿过钝化层128的接触孔CH6被连接到支线BL。结果，位于不同层中的主线ML和支线BL彼此连接。连接电极CE由与图11中所示的像素电极130相同的透明金属层形成。同时，图12和图13中所示的主线ML和支线BL的位置可以互换。换句话说，主线ML可以位于层间绝缘层122上，以及支线BL可以位于栅极绝缘层118 上。

连接到属于对应的时钟组的任何一个主线ML的支线BL与属于该时钟组的另一主线ML交叠，且在它们之间设置有层间绝缘层122，但该支线BL不与属于另一时钟组的其它主线交叠。因此，在时钟线上产生负载的时钟线之间的交叠电容可以被降低。

这样，根据本发明的内置选通驱动器可以降低在时钟线上产生负载的时钟线之间的交叠电容，因为由于根据时钟的使用而将时钟线划分到第一时钟组CG1和第二时钟组CG2中以及在移位寄存器SR的两侧分别布置时钟组CG1和CG2，所以对应时钟组的时钟线与另一时钟组的时钟线不交叠。

例如，假设第一时钟组CG1的时钟线A的数量为Na，第二时钟组CG2的时钟线B的数量为Nb，连接到对应的时钟线的级的数量为N，以及交叠电容相同，则时钟线A的常规负载C_CLKA和时钟线B的常规负载C_CLKB可以由式1来确定。

[式1]

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在式1中，C1与时钟线A的主线MLa的线宽大小成比例，以及C2与时钟线B的主线MLb的线宽大小成比例。在式1中，时钟线A的负载C_CLKA是基于任何一个时钟线A与(Na-1)个时钟线A和Nb个时钟线B的交叠来计算的。时钟线B的负载C_CLKB是基于任何一个时钟线B与(Nb-1)个时钟线B和Na个时钟线A的交叠来计算的。

与此同时，根据本发明，时钟线A中的任何一个均与Nb个时钟线B不交叠，且仅与(Na-1)个时钟线A交叠，并且时钟线B中的任何一个均与Na个时钟线A不交叠，且仅与(Nb-1)个时钟线B交叠。因此，根据本发明的时钟线A的负载C_CLKA与时钟线B的负载C_CLKB可以由式2来确定。根据本发明的时钟线A的减小的负载ΔC_CLKA和时钟线B的减小的负载ΔC_CLKB可以由式3来确定。

[式2]

[式3]

$<mrow> <msub> <mi>ΔC</mi> <mrow> <mi>C</mi> <mi>L</mi> <mi>K</mi> <mi>A</mi> </mrow> </msub> <mo>=</mo> <mrow> <mo>(</mo> <mi>N</mi> <mi>b</mi> <mo>)</mo> </mrow> <mo>×</mo> <mi>C</mi> <mn>2</mn> <mo>×</mo> <mfrac> <mi>N</mi> <mrow> <mi>N</mi> <mi>a</mi> </mrow> </mfrac> </mrow>$ $<mrow> <msub> <mi>ΔC</mi> <mrow> <mi>C</mi> <mi>L</mi> <mi>K</mi> <mi>B</mi> </mrow> </msub> <mo>=</mo> <mrow> <mo>(</mo> <mi>N</mi> <mi>a</mi> <mo>)</mo> </mrow> <mo>×</mo> <mi>C</mi> <mn>1</mn> <mo>×</mo> <mfrac> <mi>N</mi> <mrow> <mi>N</mi> <mi>b</mi> </mrow> </mfrac> </mrow>$

因为通过根据时钟的使用而将时钟线分组以及分别将时钟组布置在移位寄存器的两侧，对应时钟组的时钟线与另一时钟组的时钟线不交叠，所以与传统的交叠电容相比，根据本发明的内置选通驱动器和使用该内置选通驱动器的显示装置可以降低各个时钟线的交叠电容。因此，根据本发明的内置选通驱动器和使用该内置选通驱动器的显示装置可以降低各个时钟线的负载，且因此降低时钟延迟，从而与传统的选通驱动器相比，降低选通驱动器的输出延迟，并改善选通驱动器的输出特性。

对于本领域技术人员来说，显而易见的将是，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变化。因此，本发明旨在涵盖本发明的修改和变化，只要它们出自于所附权利要求书及其等同物的范围内即可。