可切换式像素电路及其驱动方法与流程

本

技术实现要素：
是关于一种像素电路，且特别是关于一种可切换式像素电路。

背景技术：

近来，随着相关技术成熟，穿戴式的电子装置如智慧型手环、智慧型手表等等的发展潜力逐渐受到重视。然而，受限于穿戴式电子装置的体积与重量需求，所能设置的电池容量有限。

因此，如何设计低功耗的显示屏幕及像素电路，以满足电子装置在极低的功耗下维持显示画面的输出的需求，实属当前重要研发课题之一，亦成为当前相关领域亟需改进的目标。

发明内容

本发明内容的一态样为一种像素电路。像素电路包含液晶电容、记忆单元、驱动单元、模式切换单元以及控制单元。记忆单元用以储存状态信号。驱动单元，包含第一端与第二端，第一端用以接收数据电压，第二端电性连接于液晶电容的第一端，其中驱动单元用以根据扫描信号选择性地导通或关断。模式切换单元用以根据模式切换信号选择性地导通或关断。控制单元电性连接至模式切换单元于第一节点，控制单元用以响应于状态信号控制第一节点的电压电平，于模式切换单元导通时通过模式切换单元输出显示电压至液晶电容。

本发明内容的另一态样为一种像素电路。像素电路包含液晶电容、记忆单元、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管。液晶电容包含第一端以及第二端。记忆单元用以储存状态信号。第一晶体管的第一端用以接收驱动电压，第一晶体管的控制端电性连接至记忆单元的第一端，用以接收状态信号。第二晶体管的第一端电性连接至第一晶体管的第二端，第二晶体管的第二端电性连接至液晶电容的第二端，第二晶体管的控制端电性连接至记忆单元的第二端，用以接收状态信号的反相信号。第三晶体管的第一端电性连接至数据线，第三晶体管的控制端电性连接至扫描线，用以接收扫描信号。第四晶体管的第一端电性连接至第三晶体管的第二端，第四晶体管的第二端电性连接至液晶电容的第一端，第四晶体管的控制端电性连接至扫描线，用以接收扫描信号。第五晶体管的第一端电性连接至第三晶体管的第二端，第五晶体管的第二端电性连接至记忆单元的第一端，第五晶体管的控制端，用以接收模式切换信号。第六晶体管的第一端，电性连接至液晶电容的第一端。第六晶体管的第二端，电性连接至第一晶体管的第二端，第六晶体管的控制端，用以接收模式切换信号。

本发明内容的又一态样为一种驱动方法。驱动方法包含：于第一模式下，通过驱动单元的第一端接收数据电压；根据扫描信号选择性地导通驱动单元，以提供数据电压至液晶电容；于第一模式切换至第二模式时，通过记忆单元储存状态信号；于第二模式下，导通模式切换单元；以及通过控制单元控制第一节点的电压电平响应于状态信号，以通过模式切换单元输出显示电压至液晶电容。

附图说明

图1为根据本发明内容部分实施例所绘示的像素电路的示意图。

图2为根据本发明内容部分实施例所绘示像素电路于不同阶段中的信号波形的示意图。

图3为根据本发明内容部分实施例所绘示的像素电路的示意图。

图4为根据本发明内容部分实施例所绘示像素电路于不同阶段中的信号波形的示意图。

图5为根据本发明内容部分实施例所绘示的像素电路的示意图。

图6为根据本发明内容部分实施例所绘示的像素电路的示意图。

图7为根据本发明内容部分实施例所绘示的像素电路的示意图。

图8为根据本发明内容部分实施例所绘示的像素电路的驱动方法的流程图。

其中，附图标记：

100 像素电路

120 记忆单元

140 驱动单元

160 模式切换单元

180 控制单元

800 驱动方法

Clc 液晶电容

DL 数据线

GL 扫描线

INV1、INV2 反相器

M1～M7 晶体管

ND1 节点

R1 电阻器

Vcom 共同参考电压

Vdata 数据电压

VDL 数据线电压

Vd 驱动电压

Vdd 工作电压

Vgate 扫描信号

Vs[i]、Vmp 模式切换信号

SS 状态信号

SS’ 反相信号

P1～P5 期间

S810～S850 步骤

具体实施方式

下文举实施例配合所附图式作详细说明，以更好地理解本发明内容的态样，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，根据业界的标准及惯常做法，图式仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此发明的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。

请参考图1。图1为根据本发明内容部分实施例所绘示的像素电路100的示意图。如图1所示，在部分实施例中，像素电路100包含液晶电容Clc、记忆单元120、驱动单元140、模式切换单元160以及控制单元180，其中记忆单元120用以储存状态信号SS。在部分实施例中，像素电路100为可切换式像素电路，可用于采用像素储存电路(Memory-In-Pixel)的显示面板当中，并藉由内置的记忆单元120以实现在不刷新影像时持续提供显示面板所显示的影像。

具体来说，像素电路100可操作在一般驱动模式(Normal Mode)以及静态模式(Still Mode)。当像素电路100操作在一般驱动模式时，像素电路100通过数据线DL上的数据电压Vdata驱动液晶电容Clc。另一方面，当像素电路100切换至静态模式时，像素电路100根据记忆单元120中储存的状态信号SS驱动液晶电容Clc。藉此，当显示屏幕中的影像没有进行更新时，可藉由记忆单元120储存的状态信号SS提供影像，便可减少通过扫描信号Vgate以及数据电压Vdata驱动液晶电容Clc的时间，达到降低功耗的效果。以下段落中将配合图式，针对像素电路100内的电路结构及相应操作进行说明。

如图1所示，在结构上，液晶电容Clc包含第一端以及第二端，其中第一端电性耦接至驱动单元140，第二端用以接收共同参考电压Vcom。驱动单元140包含第一端、第二端以及控制端，其中第一端电性耦接至数据线DL，用以接收数据电压Vdata，第二端电性连接于液晶电容Clc的第一端，控制端电性耦接至扫描线GL，用以接收扫描信号Vgate。

具体来说，在部分实施例中，驱动单元140用以根据扫描信号Vgate选择性地导通或关断，以根据数据电压Vdata对液晶电容Clc充电，或是使得记忆单元120根据数据电压Vdata储存状态信号SS。举例来说，当像素电路100处于一般驱动模式下时，数据电压Vdata经由导通的驱动单元140对液晶电容Clc充电。相对地，当像素电路100从一般驱动模式切换至静态模式时，会先操作在缓冲模式(Pre-Still Mode)下，使得数据电压Vdata经由导通的驱动单元140传递至记忆单元120。如此一来，记忆单元120便可根据数据电压Vdata储存或更新状态信号SS。

在部分实施例中，像素电路100根据模式切换单元160进行控制操作在一般驱动模式下或是操作在静态模式下。具体来说，模式切换单元160电性连接于记忆单元120、驱动单元140以及控制单元180，用以根据模式切换信号Vs[i]选择性地导通或关断，以切换像素电路100处于在相应的操作模式。举例来说，在部分实施例中，当模式切换信号Vs[i]具有低电平时，模式切换单元160关断，像素电路100处于一般驱动模式。相对地，当模式切换信号Vs[i]具有高电平时，模式切换单元160导通，像素电路100处于静态模式。

在部分实施例中，控制单元180于节点ND1电性连接至模式切换单元160。控制单元180用以响应于记忆单元120所储存的状态信号SS控制节点ND1的电压电平，并于像素电路100处于静态模式时通过模式切换单元160输出显示电压(如：节点ND1的电压)至液晶电容Clc。换言之，在部分实施例中，控制单元180用以于模式切换单元160导通时通过模式切换单元160输出显示电压至液晶电容Clc。

如此一来，通过以上记忆单元120、驱动单元140、模式切换单元160以及控制单元180的相互操作，像素电路100便可在一般驱动模式中经由驱动单元140传输数据电压Vdata以驱动液晶电容Clc，并在静态模式中经由模式切换单元160及控制单元180，根据记忆单元120所储存的状态信号SS驱动液晶电容Clc以实现节能。以下段落将进一步举例说明图1所示实施例中各个操作单元内部的具体电路元件及实作方式。

如图1所示，在部分实施例中，控制单元180包含晶体管M1与晶体管M2。在结构上，晶体管M1的第一端用以于模式切换单元160导通时接收驱动电压Vd。具体来说，在部分实施例中，驱动电压Vd可为与共同参考电压Vcom反向的电压信号。晶体管M1的第二端电性连接至节点ND1。晶体管M1的控制端电性连接至记忆单元120的第一端，用以接收状态信号SS。晶体管M2的第一端电性连接至节点ND1。换言之，晶体管M2的第一端与晶体管M1的第二端彼此电性连接。晶体管M2的第二端电性连接至液晶电容Clc的第二端，以接收共同参考电压Vcom。晶体管M2的控制端电性连接至记忆单元120的第二端，用以接收与状态信号SS反向的反相信号SS’。

此外，在部分实施例中，记忆单元120包含反相器INV1与反相器INV2。反相器INV1的输入端电性连接至晶体管M1的控制端，用以提供状态信号SS。反相器INV1的输出端电性连接至晶体管M2的控制端，用以提供反相信号SS’。反相器INV2的输入端电性连接至反相器INV1的输出端。反相器INV2的输出端电性连接至反相器INV1的输入端。藉此，反相器INV1、INV2的输入端与输出端对接，形成具有双稳态的锁存器电路结构。在其中一个稳态下，状态信号SS具有高电平，反相信号SS’具有低电平。在另一个稳态下，状态信号SS具有低电平，反相信号SS’具有高电平。

此外，在部分实施例中，驱动单元140包含晶体管M3与晶体管M4。在结构上，晶体管M3的第一端，电性连接至数据线DL，用以接收数据电压Vdata。晶体管M3的控制端电性连接至扫描线GL，用以接收扫描信号Vgate。晶体管M4的第一端电性连接至晶体管M3的第二端。晶体管M4的第二端电性连接至液晶电容Clc的第一端。晶体管M4的控制端电性连接至扫描线GL，用以接收扫描信号Vgate。

此外，在部分实施例中，模式切换单元160包含晶体管M5与晶体管M6。在结构上，晶体管M5的第一端电性连接至晶体管M3的第二端。晶体管M5的第二端电性连接至记忆单元120的第一端。晶体管M5的控制端用以接收模式切换信号Vs[i]。晶体管M6的第一端电性连接至液晶电容Clc的第一端。晶体管M6的第二端电性连接至节点ND1。换言之，晶体管M6的第二端于节点ND1电性连接至晶体管M1的第二端以及晶体管M2的第一端。晶体管M6的控制端用以接收模式切换信号Vs[i]。

为方便及清楚说明起见，请一并参考图2。图2为根据本发明内容部分实施例所绘示像素电路100于不同阶段中的信号波形的示意图。图2中所绘示的信号波形是配合图1所示实施例进行说明，但并不以此为限。

如图2所示，在期间P1内，像素电路100操作在第一模式(如：一般驱动模式)下。此时，扫描线GL上的扫描信号Vgate以固定频率(如：60赫兹)自低电平切换至高电平，以导通驱动单元140内的晶体管M3、M4。此外，此时模式切换信号Vs[i]处于低电平，模式切换单元160内的晶体管M5、M6响应于模式切换信号Vs[i]维持关断。

如此一来，当扫描信号Vgate为高电平时，晶体管M3与晶体管M4响应于扫描信号Vgate导通，液晶电容Clc便可通过驱动单元140的晶体管M3、M4接收数据电压Vdata。

接着，在期间P2内，像素电路100准备自第一模式(如：一般驱动模式)切换至第二模式(如：静态模式)。此时，像素电路100暂时处于缓冲模式。在缓冲模式下，模式切换信号Vs[i]自低电平一度切换至高电平，使得模式切换单元160内的晶体管M5、M6导通。如此一来，由于模式切换单元160的晶体管M5导通，记忆单元120的第一端便可通过驱动单元140的晶体管M3与模式切换单元160的晶体管M5接收数据电压Vdata，以根据数据电压Vdata储存状态信号SS。

如图2所示，若模式切换单元160导通时，数据电压Vdata处于高电平，则记忆单元120的第一端便会由于输入电压电平的影响而维持在高电平。记忆单元120的第二端则维持在低电平。换言之，此时记忆单元120输出的状态信号SS具有高电平，反相信号SS’具有低电平。

接着，在期间P3内，像素电路100操作在第二模式(如：静态模式)下。此时，扫描线GL上的扫描信号Vgate维持在低电平。如此一来，驱动单元140内的晶体管M3、M4便会维持关断。此外，此时模式切换信号Vs[i]切换至高电平，晶体管M5与晶体管M6响应于模式切换信号Vs[i]导通。

由于在期间P3内模式切换单元160导通，液晶电容Clc便可通过模式切换单元160与控制单元180自节点ND1接收显示电压。

具体来说，控制单元180中的晶体管M1的控制端接收状态信号SS，晶体管M2的控制端接收反相信号SS’。由于在期间P3中，记忆单元120输出的状态信号SS处于致能电平(如：高电平)，反相信号SS’处于禁能电平(如：低电平)，因此晶体管M1相应导通，晶体管M2相应关断，使得节点ND1的电压为与共同参考电压Vcom反相的驱动电压Vd。如此一来，液晶电容Clc的第一端便可通过控制单元180中的晶体管M1以及模式切换单元160内的晶体管M6接收与共同参考电压Vcom反相的驱动电压Vd作为显示电压。

接着，在期间P4内，为了进行状态信号SS的更新，像素电路100再次暂时处于缓冲模式。在缓冲模式中，数据线DL不再提供与共同参考电压Vcom反相的驱动电压Vd，而是与期间P2内相似，输出随时间变化的数据电压Vdata以提供数据信号。驱动单元140根据扫描信号Vgate选择性地导通，使得记忆单元120根据数据电压Vdata更新所储存的状态信号SS。

如图2所示，与期间P2内像素电路100的操作相似，在缓冲模式下，模式切换信号Vs[i]自低电平一度切换至高电平，使得模式切换单元160内的晶体管M5、M6导通。如此一来，由于模式切换单元160的晶体管M5导通，记忆单元120的第一端便可通过驱动单元140的晶体管M3与模式切换单元160的晶体管M5接收数据电压Vdata，以根据数据电压Vdata更新所储存的状态信号SS。

如图2所示，在期间P4内，若模式切换单元160导通时，数据电压Vdata处于低电平，则记忆单元120的第一端便会由于输入电压电平的影响而维持在低电平。记忆单元120的第二端则维持在高电平。换言之，此时记忆单元120输出的状态信号SS具有低电平，反相信号SS’具有高电平。

接着，在期间P5内，像素电路100再度自缓冲模式切换回第二模式(如：静态模式)下。此时，数据线DL上再次提供驱动电压Vd，其设置为与共同参考电压Vcom反相。扫描线GL上的扫描信号Vgate维持在低电平。如此一来，驱动单元140内的晶体管M3、M4便会维持关断。此外，此时模式切换信号Vs[i]切换至高电平，以导通模式切换单元160内的晶体管M5、M6。

与期间P3内像素电路100的操作相似，由于在期间P5内模式切换单元160导通，液晶电容Clc便可通过模式切换单元160与控制单元180自节点ND1接收显示电压。

由于在期间P5中，记忆单元120输出的状态信号SS处于禁能电平(如：低电平)，反相信号SS’处于致能电平(如：高电平)，因此晶体管M1相应关断，晶体管M2相应导通，使得节点ND1的电压与共同参考电压Vcom同相。如此一来，液晶电容Clc的第一端便可通过控制单元180中的晶体管M2以及模式切换单元160内的晶体管M6与液晶电容Clc的第二端电性连接，并接收共同参考电压Vcom。换言之，此时液晶电容Clc的第一端接收共同参考电压Vcom作为显示电压。藉此，于期间P5内，液晶电容Clc的第一端与第二端具有相同的电压电平。

如图2所示，经由上述期间P3与期间P5内像素电路100的操作，当状态信号SS具有第一电平(如：高电平)时，控制单元180控制液晶电容Clc的第一端与第二端之间具有电压差。具体来说，液晶电容Clc的第二端接收共同参考电压Vcom。液晶电容Clc的第一端接收数据线DL上与共同参考电压Vcom反向的驱动电压Vd作为显示电压。相对地，当状态信号SS具有第二电平，(如：低电平)时，控制单元180控制液晶电容Clc的第一端与第二端之间具有相同的电压电平。具体来说，液晶电容Clc的第一端接收共同参考电压Vcom作为显示电压。因此液晶电容Clc的第一端与第二端皆接收共同参考电压Vcom。

在部分实施例中，记忆单元120所操作的工作电压Vdd亦可根据像素电路100的不同模式进行调整。举例来说，在期间P1、P2、P4的一般驱动模式和缓冲模式中，工作电压Vdd可处于较低的电压电平(如：约5伏)，以节省耗损。在期间P1、P2中，工作电压Vdd可处于较低的电压电平(如：约5伏)，以节省耗损。相对地，在期间P3、P5的静态模式中，工作电压Vdd可处于相对较高的电压电平(如：约8伏)，以确保状态信号SS与反相信号SS’的电压电平，使得接收状态信号SS以及反相信号SS’的晶体管M1、M2可以正常启闭。如图2所示，对于状态信号SS与反相信号SS’而言，在期间P2、P4的缓冲模式中具有约5伏的高电平，在期间P3、P5的静态模式中则具有约8伏的高电平。

如此一来，像素电路100便可在第二模式(如：静态模式)下，实现根据记忆单元120中储存的状态信号SS驱动液晶电容Clc的操作。藉此，当显示屏幕中的影像没有进行更新时，可藉由记忆单元120储存的状态信号SS提供影像，便可减少通过扫描信号Vgate与数据电压Vdata驱动液晶电容Clc的时间，达到降低功耗的效果。

此外，通过将记忆单元120与控制单元180中晶体管M1、M2的控制端电性连接，并自记忆单元120输出状态信号SS与反相信号SS’控制晶体管M1、M2的启闭，可避免记忆单元120的两端的电位受到晶体管分压效应或者与共同参考电压Vcom耦合的影响而骤降或骤升，导致记忆单元120纪录状态信号SS错误的问题。藉此，像素电路100的制程容许范围可进一步提升，也避免了在不同模式切换过程中画面闪烁的现象。

本领域具通常知识者当明白图1中所绘示的具体电路为举例说明，仅为本发明内容可能的实施方式之一，并非用以限制本发明内容。

举例来说，请参考图3。图3为根据本发明内容部分实施例所绘示的像素电路100的示意图。于图3中，与图1的实施例有关的相似元件以相同的参考标号表示以便于理解，且相似元件的具体原理已于上述段落中详细说明，若非与图3的元件间具有协同运作关系而必要介绍者，于此不再赘述。

和图1所示实施例相比，在图3所示的实施例中，控制单元180中的晶体管M1的第一端电性连接于数据线DL。换言之，在部分实施例中，数据线DL上的数据线电压VDL可在不同期间P1～P5内分别提供数据电压Vdata与驱动电压Vd。

为方便及清楚说明起见，请一并参考图4。图4为根据本发明内容部分实施例所绘示像素电路100于不同阶段中的信号波形的示意图。图4中所绘示的信号波形是配合图3所示实施例进行说明，但并不以此为限。

如图4所示，由于当像素电路100操作在静态模式(如：期间P3、P5)下时，数据线DL不需要提供数据电压Vdata驱动液晶电容Clc。另一方面，当像素电路100操作在一般驱动模式和缓冲模式(如：期间P1、P2、P4)下时，像素电路100不需要提供驱动电压Vd驱动液晶电容Clc供控制单元180作为显示电压输出。因此，在部分实施例中，像素电路100可通过同一条信号线于不同模式中分别提供驱动电压Vd至控制单元180，或是提供数据电压Vdata至驱动单元140。

举例来说，在部分实施例中，于期间P1、P2中，数据线DL上的数据线电压VDL为数据电压Vdata，随时间变化，以提供驱动单元140驱动液晶电容Clc，并使得记忆单元120根据数据电压Vdata储存状态信号SS。接着，于期间P3中，数据线DL上的数据线电压VDL为驱动电压Vd，其设置为与共同参考电压Vcom反相。接着于期间P4中，数据线DL上的数据线电压VDL再次设置为数据电压Vdata，随时间变化，使得记忆单元120再次根据数据电压Vdata更新所储存的状态信号SS。接着，于期间P5中，数据线DL上的数据线电压VDL再次设置为与共同参考电压Vcom反相的驱动电压Vd。

藉此，在图3所示实施例中，控制单元180中的晶体管M1的第一端便可电性连接于数据线DL，并通过数据线DL接收驱动电压Vd，以简化像素电路100的电路设计。

于图4中，其余的信号波形与图2的实施例相似，其与像素电路100相互运作的具体原理已于上述段落中详细说明，故不再于此赘述。

请参考图5。图5为根据本发明内容部分实施例所绘示的像素电路100的示意图。于图5中，与图1的实施例有关的相似元件以相同的参考标号表示以便于理解，且相似元件的具体原理已于上述段落中详细说明，若非与图5的元件间具有协同运作关系而必要介绍者，于此不再赘述。和图1所示实施例相比，在图5所示的实施例中，记忆单元120更包含晶体管M7。在结构上，晶体管M7的第一端电性连接于反相器INV1的输入端，晶体管M7的第二端电性连接于反相器INV2的输出端。晶体管M7的控制端电性连接于扫描线GL，用以接收扫描信号Vgate。在部分实施例中，晶体管M7可采用与晶体管M3不同型的晶体管。举例来说，在部分实施例中，晶体管M1～M6可为N型金属氧化物半导体场效晶体管(NMOS)，晶体管M7可为P型金属氧化物半导体场效晶体管(PMOS)。

藉此，当晶体管M3响应于扫描信号Vgate导通以对液晶电容Clc充电时，晶体管M7关断使得记忆单元120的锁存中断。通过设置晶体管M7实现记忆单元120的锁存中断，可进一步提高像素电路100的制程容许范围。

请参考图6。图6为根据本发明内容部分实施例所绘示的像素电路100的示意图。于图6中，与图1的实施例有关的相似元件以相同的参考标号表示以便于理解，且相似元件的具体原理已于上述段落中详细说明，若非与图6的元件间具有协同运作关系而必要介绍者，于此不再赘述。和图1所示实施例相比，在图6所示的实施例中，记忆单元120更包含电阻器R1。电阻器R1电性连接于反相器INV1的输入端与反相器INV2的输出端之间。

与图5所绘示实施例中的晶体管M7的作用相似，在本实施例中，在更新状态信号SS时，电阻器R1可视为开路(Open)，以实现记忆单元120的锁存中断，以进一步提高像素电路100的制程容许范围。在部分实施例中，电阻器R1的体积比图5所绘示实施例中的晶体管M7更小，因此可进一步缩小记忆单元120的电路面积。

请参考图7。图7为根据本发明内容部分实施例所绘示的像素电路100的示意图。于图7中，与图1的实施例有关的相似元件以相同的参考标号表示以便于理解，且相似元件的具体原理已于上述段落中详细说明，若非与图7的元件间具有协同运作关系而必要介绍者，于此不再赘述。和图1所示实施例相比，在图7所示的实施例中，驱动单元140中晶体管M3的第二端电性连接于模式切换单元160中晶体管M5的第一端以及晶体管M6的第一端。换言之，在本实施例中驱动单元140亦可仅由一个晶体管开关元件实现。

此外，如图7所示，在本实施例中，晶体管M6的控制端，用以接收另一个独立的模式切换信号Vmp。换言之，晶体管M5和晶体管M6的控制端并非彼此耦接以使得晶体管M5和晶体管M6响应于同一个信号启闭，而是分别根据相异的模式切换信号Vs[i]以及模式切换信号Vmp控制晶体管M5和晶体管M6的操作。

具体来说，在部分实施例中，在期间P1、P2、P4的一般驱动模式和缓冲模式中，模式切换信号Vmp处于一禁能电平使得晶体管M6维持关断。换言之，当期间P2、P4的缓冲模式中，晶体管M5导通以写入或更新状态信号SS时，晶体管M6不会导通。相对地，在期间P3、P5的静态模式中，模式切换信号Vmp处于一致能电平使得晶体管M6导通，使得节点ND1的电压可经由晶体管M6传输至液晶电容Clc作为显示电压。此时模式切换信号Vs[i]可切换至禁能电平以关断晶体管M5。由于晶体管M5关断液晶电容Clc的第一端与记忆单元120之间的路径，记忆单元120所储存的状态信号SS便可在静态模式中维持在相应的稳态，而不会受到电路反馈的影响。

如此一来，像素电路100便可进一步节省所使用的晶体管元件数量，像素电路100的成本与电路面积也可相应降低。

综上所述，本领域具通常知识者当明白像素电路100中的电路单元可以多种不同具体电路实现，上述实施例中所绘示的具体电路仅为本发明内容可能的实施方式之一，并非用以限制本发明内容。

请参考图8。图8为根据本发明内容部分实施例所绘示的像素电路100的驱动方法800的流程图。为方便及清楚说明起见，下述驱动方法800是配合图1～图7所示实施例进行说明，但不以此为限，任何熟习此技艺者，在不脱离本发明内容的精神和范围内，当可对作各种更动与润饰。如图8所示，驱动方法800包含步骤S810、S820、S830、S840以及S850。

首先，在步骤S810中，于第一模式(如：一般驱动模式)下，通过驱动单元140的第一端接收数据电压Vdata。接着，在步骤S820中，根据扫描信号Vgate选择性地导通驱动单元140，以提供数据电压Vdata至液晶电容Clc。

接着，在步骤S830中，于第一模式(如：一般驱动模式)切换至第二模式(如：静态模式)时，通过记忆单元120储存状态信号SS。具体来说，在部分实施例中，于第一模式切换至第二模式时，模式切换单元160导通使得记忆单元120根据数据电压Vdata储存状态信号SS，如图2实施例中的期间P2所示。

接着，在步骤S840中，于第二模式(如：静态模式)下，导通模式切换单元160，如图2实施例中的期间P3、P5所示。

最后，在步骤S850中，通过控制单元180控制节点ND1的电压电平响应于状态信号SS，以通过模式切换单元160输出显示电压至液晶电容Clc。具体来说，在部分实施例中，步骤S850中输出显示电压至液晶电容Clc的步骤可进一步包含当状态信号SS具有第一电平(如：高电平)时，输出显示电压使得液晶电容Clc的第一端与第二端之间具有电压差(如图2实施例中的期间P3所示)，以及当状态信号SS具有第二电平(如：低电平)时，输出显示电压使得液晶电容Clc的第一端与第二端具有相同的电压电平(如图2实施例中的期间P5所示)。

此外，如上述段落中所述，在部分实施例中，于第一模式(如：一般驱动模式)切换至第二模式(如：静态模式)时，亦可选择性地导通驱动单元140以及模式切换单元160，使得记忆单元120根据新的数据电压Vdata更新状态信号SS，如图2实施例中的期间P4所示。

所属技术领域具有通常知识者可直接了解此驱动方法800如何基于上述多个不同实施例中的像素电路100以执行该等操作及功能，故不再此赘述。

虽然本文将所公开的方法示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，部分步骤可以以不同顺序发生和/或与除了本文所示和/或所描述的步骤或事件以外的其他步骤或事件同时发生。另外，实施本文所描述的一个或多个态样或实施例时，并非所有于此示出的步骤皆为必需。此外，本文中的一个或多个步骤亦可能在一个或多个分离的步骤和/或阶段中执行。

综上所述，本发明内容通过应用上述多个实施例中的像素电路100以及驱动方法800进行一般驱动模式和静态模式的切换，可减少通过扫描信号Vgate以及数据电压Vdata驱动液晶电容Clc的时间，达到降低功耗的效果。此外，通过像素电路100的电路架构与相应的驱动方法800进行操作，亦可避免电压暂态骤降或骤升导致记忆单元120纪录状态信号SS错误的问题。藉此，像素电路100的制程容许范围可进一步提升，也避免了在模式切换过程中输出画面闪烁的现象。

在本发明内容的各个实施例中，晶体管M1～M7、电阻器R1、反相器INV1、INV2以及液晶电容Clc等等其他元件皆可由适当的电子电路元件实作。此外，在不冲突的情况下，在本发明内容各个图式、实施例及实施例中的特征与电路可以相互组合。图式中所绘示的电路仅为示例之用，是简化以使说明简洁并便于理解，并非用以限制本发明内容。

虽然本发明内容已以实施方式揭露如上，然其并非用以限定本发明内容，任何熟习此技艺者，在不脱离本发明内容的精神和范围内，当可作各种更动与润饰，因此本发明内容的保护范围当视后附的申请专利范围所界定者为准。