驱动电路以及显示装置的制作方法

本发明涉及一种驱动电路以及显示装置。

背景技术：

近年来，作为平板显示器的代表的液晶显示器(lcd)不仅广泛用于中型面板或小型面板的领域还广泛用于tv用等大型面板的领域。对于这样的液晶显示器，广泛使用有源矩阵型的液晶显示装置。

有源矩阵型的液晶显示装置的显示面板具备多个源极总线(影像信号线)、多个栅极总线以及像素形成部等。像素形成部设置于多个源极总线与多个栅极总线交叉的部位，并呈矩阵状配置。各像素形成部具备薄膜晶体管以及用于保持像素电压值的像素电容等。薄膜晶体管的栅极端子连接于穿过栅极总线与源极总线交叉的部位的栅极总线。此外，薄膜晶体管的源极端子连接于穿过该部位的源极总线。此外，有源矩阵型的液晶显示装置具备用于为了驱动栅极总线的驱动栅极驱动器以及源极总线的源极驱动器等。

一个源极总线无法同时传递表示多行量的像素电压值的影像信号。因此，向呈矩阵状配置的像素形成部内的像素电容的影像信号的写入(充电)需要逐行依次实施。因此，栅极驱动器(驱动电路)呈连接有移位寄存器多级的构成以使在逐个规定期间依次选择多个栅极总线。栅极驱动器基于多个时钟信号，从各级的移位寄存器向各栅极总线依次输出驱动信号(参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本专利第5132818号公报

技术实现要素：

本发明所要解决的技术问题

但是，在如专利文献1所公开的现有的显示装置中，例如，在显示面板的一边侧设置栅极驱动器，横跨显示器的大致整个面地配置有栅极总线，因此，由于布线所引起的电阻成分以及寄生电容而会产生驱动信号的延迟，驱动信号的下降时间变长。特别是，若显示面板为大型则布线的长度也变长，从而存在有驱动信号的延迟变得更加显著的情况。

本发明是鉴于所述实际情况而完成的，其目的在于，提供一种能够抑制驱动信号的延迟的驱动电路以及具备该驱动电路的显示装置。

解决问题的方法

在本发明的实施方式所涉及的驱动电路中，多个移位寄存器相互连接，并基于多个时钟信号向配置于显示面板的多个信号线中的各个信号线依次输出驱动信号，所述多个移位寄存器具有两个被控制端子间的导通状态由输入至控制端子的信号来控制的开关元件，所述多个移位寄存器分别具备：输出用开关元件，其在第一被控制端子输入有规定的时钟信号，且第二被控制端子与输出驱动信号的输出节点连接；第一输入用开关元件，其在第一被控制端子输入有在规定的置位期间变为高电平的置位信号，且第二被控制端子与所述输出用开关元件的控制端子连接；及控制部，其进行控制使得在输入规定的控制信号时，向所述输出用开关元件的所述第二被控制端子赋予规定电位，所述规定的时钟信号的低电平的电位为，比所述驱动信号的低电平的电位低的电位，在使所述输出节点的电位从高电平向低电平变化的所述规定的时钟信号的下降时间点，向所述控制部输入所述规定的控制信号。

本发明的实施方式所涉及的显示装置具备本发明的实施方式所涉及的驱动电路。

发明效果

根据本发明，能够抑制驱动信号的延迟。

附图说明

图1为表示具备本实施方式的驱动电路的显示装置的主要部分的一个示例的示意图。

图2为表示本实施方式的驱动电路内的移位寄存器的结构的第一实施例的电路图。

图3为表示图2所示的移位寄存器的动作的一个示例的时序图。

图4为表示本实施方式的驱动电路内的移位寄存器的结构的第二实施例的电路图。

图5为表示图4所示的移位寄存器的动作的一个示例的时序图。

图6为表示本实施方式的驱动电路内的移位寄存器的结构的第三实施例的电路图。

图7为表示图6所示的移位寄存器的动作的一个示例的时序图。

具体实施方式

以下，基于附图对本发明的实施方式进行说明。图1为表示具备本实施方式的驱动电路的显示装置的主要部分的一个示例的示意图。本实施方式的显示装置例如为有源矩阵型的液晶显示装置。如图1所示，显示装置具备：作为驱动电路的栅极驱动器(也称作扫描信号线驱动电路)100、源极驱动器(也称作影像信号线驱动电路)200、及显示面板300等。另外，栅极驱动器100例如使用非晶硅、多结晶硅、微结晶硅、氧化物半导体等，并形成于显示面板300上。更具体而言，栅极驱动器100形成于透光性的像素基板(也称作有源矩阵基板、单元阵列基板)上。

在显示面板300与源极驱动器200之间连接有多个(图1的示例中为j)的源极总线(影像信号线)sl1～slj。此外，在显示面板300与栅极驱动器100之间连接有多个(图1的示例中为j)的栅极总线gl1～gli。在多个源极总线与多个栅极总线交叉的部位分别设置有像素形成部。像素形成部呈矩阵状配置，并具备tft(thinfilmtransistor)以及用于保持像素电压值的像素电容等。

源极驱动器200基于从未图示的显示控制电路输出的数字影像信号、源极启动脉冲信号、源极时钟信号等信号，向各源极总线sl1～slj输出驱动用影像信号。

栅极驱动器100具备多个移位寄存器10相互连接的移位寄存器组110。另外，在本说明书中，为了便于说明，将各移位寄存器10以及移位寄存器组110仅称作移位寄存器。

栅极驱动器100基于从未图示的显示控制电路输出的栅极启动脉冲信号gsp、栅极结束脉冲信号gep、时钟信号gck等，按顺序向各栅极总线gl1～gli输出驱动信号。为了便于说明，对于时钟信号gck，将各相的时钟信号汇总成一个表示。另外，每1个垂直扫描期间都重复向各栅极总线gl1～gli输出驱动信号。

图2为表示本实施方式的驱动电路内的移位寄存器10的结构的第一实施例的电路图，图3为表示图2所示的移位寄存器10的动作的一个示例的时序图。如图2所示，移位寄存器10具备五个作为开关元件的薄膜晶体管m1～m5和一个电容器cap1等。此外，移位寄存器10具有端子cka、s1、r1、r2、gout、qn。移位寄存器10根据四相的时钟信号进行动作。另外，在本说明书中，薄膜晶体管的漏极、源极以及栅极也分别被称作第一被控制端子、第二被控制端子以及控制端子。

如图2所示，移位寄存器10具备：输出用薄膜晶体管m1，其在漏极输入有规定的时钟信号cka，源极与输出驱动信号的输出节点(gout)连接；第一输入用薄膜晶体管m3，其在漏极输入有规定的置位信号s1(qn-2)，源极与输出用薄膜晶体管m1的栅极连接；及控制用薄膜晶体管m5，其漏极与输出用薄膜晶体管m1的源极连接，在源极施加有规定电位vgl。规定电位vgl为从输出节点(gout)输出的驱动信号的低电平的电位。第一输入用薄膜晶体管m3的栅极与漏极连接。在输出用薄膜晶体管m1的栅极、源极间连接有电容器cap1。另外，控制用薄膜晶体管m5具有作为控制部的功能。第一输入用薄膜晶体管m3的源极与输出用薄膜晶体管m1的栅极的连接部位称作输出控制节点(neta)。

此外，移位寄存器10具备：薄膜晶体管m2，其在漏极输入有规定的时钟信号cka，源极与输出向其他的移位寄存器输出的输出信号的输出节点(qn)连接，栅极连接于输出用薄膜晶体管m1的栅极；及第二输入用薄膜晶体管m4，其漏极连接于第一输入用薄膜晶体管m3的源极，在栅极输入有规定的复位信号r2，源极连接于规定电位vpl。

用vgh表示时钟信号cka的高电平的电位，用vpl表示低电平的电位。置位信号s1为该移位寄存器的两级前的移位寄存器的输出信号qn-2。此外，复位信号r2为该移位寄存器的三级后的移位寄存器的输出信号qn+3。此外，控制信号r1为该移位寄存器的两级后的移位寄存器的输出信号qn+2。

并且，时钟信号cka的低电平的电位vpl比驱动信号的低电平的电位vgl低(vpl<vgl)。另外，电位vpl例如能够设为-11v，电位vgl例如能够设为-6v，但数值并不限定于此。

接着，对第一实施例的移位寄存器10的动作进行说明。如图3所示，在时间点t1，当输入置位信号s1时，第一输入用薄膜晶体管m3变为导通状态，电容器cap1被实施充电(预充电)。由此，输出控制节点(neta)的电位从低电平变化为高电平，输出用薄膜晶体管m1变为导通状态。不过，在置位信号s1变为高电平的时间点t1与t2之间(也称作置位期间)，时钟信号cka变为低电平(电位vpl)，因此输出节点(gout)的电位维持在低电平(电位vpl)。

在时间点t2，置位信号s1从高电平变化为低电平。复位信号r2为低电平，因此第二输入用薄膜晶体管m4变为截止状态。因此，输出控制节点(neta)变为浮置状态。并且，在时间点t2，当时钟信号cka从低电平变化为高电平时，向电容器cap1充电的电荷保持输出控制节点(neta)与输出节点(gout)的电位差，因此伴随着输出用薄膜晶体管m1的漏极的电位的上升，输出控制节点(neta)的电位也上升(neta自举)。其结果为，输出用薄膜晶体管m1变为导通状态，输出节点(gout)的电位上升。也将时间点t2与后述的t3之间称作选择期间。

在时间点t3，时钟信号cka从高电平变化为低电平(电位vpl)。在时间点t3，输出用薄膜晶体管m1变为导通状态，因此伴随着输出用薄膜晶体管m1的漏极的电位的下降，输出节点(gout)的电位下降。此外，伴随着输出节点(gout)的电位的下降，输出控制节点(neta)的电位也下降。此时，输出节点(gout)的电位要朝向时钟信号cka的低电平的电位vpl下降。

另一方面，在时间点t3，控制信号r1从低电平变化为高电平。即，在规定的时钟信号cka的下降时间点在控制用薄膜晶体管m5的栅极输入有规定的控制信号r1。由此，控制用薄膜晶体管m5导通，输出节点(gout)的电位要朝向控制用薄膜晶体管m5的源极的电位vgl下降。其结果为，电位vpl<电位vgl，因此输出节点(gout)的电位变为电位vpl与电位vgl之间的电位。

即，输出节点(gout)的电位变为时钟信号的低电平的电位vpl与驱动信号的低电平的电位vgl之间的电位，能够将输出节点(gout)的驱动信号的下降时的电位(最低值)设为比驱动信号的低电平的电位vgl低的电位，能够施加所谓的下冲(undershoot)。由此，能够缩短驱动信号的下降时间，能够以比被栅极总线的电阻成分以及寄生电容限制的时间常数短的时间常数使驱动信号下降。此外，能够抑制驱动信号的延迟。另外，下降时间例如可设为从峰值的90％下降至10％为止的时间。

在时间点t4，当复位信号r2从低电平变化为高电平时，第二输入用薄膜晶体管m4变为导通状态，输出控制节点(neta)的电位下降至低电平。输出用薄膜晶体管m1变为截止状态，但在时间点t4，控制信号r1保持高电平的状态，因此控制用薄膜晶体管m5变为导通状态，输出节点(gout)的电位变为驱动信号的低电平的电位vgl。另外，也将复位信号r2变为高电平的期间称作复位期间。

如上所述，在输入规定的控制信号r1的时间点(图3中的时间点t3))之后的时间点(图3中的时间点t4)输入有规定的复位信号r2。

当输入复位信号r2时(即，当复位信号r2从低电平变化为高电平时)，第二输入用薄膜晶体管m4变为导通状态，输出控制节点(neta)的电位下降至低电平。由此，输出节点(gout)的电位变为驱动信号的低电平的电位vgl。即，在施加下冲之后，能够将输出节点(gout)的电位维持在规定的电位(驱动信号的低电平的电位vgl)。

图4为表示本实施方式的驱动电路内的移位寄存器10的结构的第二实施例的电路图，图5为表示图4所示的移位寄存器10的动作的一个示例的时序图。与图2所示的第一实施例的不同点在于，具备控制用薄膜晶体管m15，并且将连接于控制用薄膜晶体管m5、m15的源极的电位分别设为vpl、vgl这一点。

即，第二实施例的移位寄存器10具备：第一控制用薄膜晶体管m5，其漏极与输出用薄膜晶体管m1的源极连接，在源极施加有规定电位vpl，在栅极输入有第一控制信号r1；及第二控制用薄膜晶体管m15，其漏极与输出用薄膜晶体管m1的源极连接，在源极施加有规定电位vgl，在栅极输入有第二控制信号r3。第一控制信号r1为该移位寄存器的两级后的移位寄存器的输出信号，第二控制信号r3为该移位寄存器的四级后的移位寄存器的输出信号。另外，第一控制用薄膜晶体管m5、第二控制用薄膜晶体管m15具有作为控制部的功能。

接着，对第二实施例的移位寄存器10的动作进行说明。在图5中，从时间点t11直至就要时间点t13之前的动作，与从图3中的时间点t1直至就要时间点t3之前相同，因此省略说明。

在时间点t13，时钟信号cka从高电平变化为低电平(电位vpl)。在时间点t13，输出用薄膜晶体管m1变为导通状态，因此伴随着输出用薄膜晶体管m1的漏极的电位的下降，输出节点(gout)的电位下降。此外，伴随着输出节点(gout)的电位的下降，输出控制节点(neta)的电位也下降。此时，输出节点(gout)的电位要朝向时钟信号cka的低电平的电位vpl下降。

另一方面，在时间点t13，第一控制信号r1从低电平变化为高电平。即，在规定的时钟信号cka的下降时间点在第一控制用薄膜晶体管m5的栅极输入有规定的第一控制信号r1。由此，第一控制用薄膜晶体管m5导通，输出节点(gout)的电位要朝向控制用薄膜晶体管m5的源极的电位vpl下降。其结果为，输出节点(gout)的电位变为电位vpl。

即，输出节点(gout)的电位变为时钟信号的低电平的电位vpl，能够将输出节点(gout)的驱动信号的下降时的电位(最低值)设为比驱动信号的低电平的电位vgl低的电位，能够施加所谓的下冲。由此，能够缩短驱动信号的下降时间，能够以比被栅极总线的电阻成分以及寄生电容限制的时间常数短的时间常数使驱动信号下降。此外，能够抑制驱动信号的延迟。

另外，若将第二实施例和第一实施例进行对比，则第二实施例的薄膜晶体管多1个。不过，第二实施例的输出节点(gout)的驱动信号的下降时的下冲的量较大，因此具有能够进一步缩短驱动信号的下降时间这样的优点。

在时间点t14，当复位信号r2从低电平变化为高电平时，第二输入用薄膜晶体管m4变为导通状态，输出控制节点(neta)的电位下降至低电平。输出用薄膜晶体管m1变为截止状态，但在时间点t14，控制信号r1保持高电平的状态，因此控制用薄膜晶体管m5变为导通状态，输出节点(gout)的电位保持电位vpl的状态。

在时间点t15，第二控制信号r3从低电平变化为高电平。即，在规定的时钟信号cka的下降时间点之后的时间点，在第二控制用薄膜晶体管m15的栅极输入有规定的第二控制信号r3。此外，在时间点t15，第一控制信号r1从高电平变化为低电平。由此，第一控制用薄膜晶体管m5截止，第二控制用薄膜晶体管m15导通，因此输出节点(gout)的电位从电位vpl变为电位vgl。

如上所述，在第一控制信号r1的输入时间点(图5中的时间点t13)与第二控制信号r2的输入时间点(图5中的时间点t15)之间输入规定的复位信号r2。

当输入复位信号r2时(即，当复位信号r2从低电平变化为高电平时)，第二输入用薄膜晶体管m4变为导通状态，输出控制节点(neta)的电位下降至低电平。此时，输出节点的电位保持时钟信号的低电平的电位vpl的状态。即，在施加下冲之后，能够将输出节点的电位维持在规定的电位vpl。并且，在输入复位信号r2之后输入第二控制信号r3，因此第二控制用薄膜晶体管m15导通，在第二控制用薄膜晶体管m15的源极施加有驱动信号的低电平的电位vgl，因此能够将输出节点的电位维持在规定的电位(驱动信号的低电平的电位vgl)。

在上述的示例中，对时钟信号为四相的情况进行了说明，但时钟信号并不限定于四相。以下，对八相的时钟信号的情况进行说明。

图6为表示本实施方式的驱动电路内的移位寄存器10的结构的第三实施例的电路图，图7为表示图6所示的移位寄存器10的动作的一个示例的时序图。与图2所示的第一实施例的移位寄存器10的不同点在于，具备薄膜晶体管m6～m11这一点和由于使用八相的时钟信号而具备端子ckc、ckd这一点。

在图7中，时间点t23、t24、t25、t26处的动作，与图3中的时间点t1、t2、t3、t4相同，因此省略说明。在第三实施例的移位寄存器10中，在时间点t25从高电平向低电平变化之后，直至时间点t26的输出节点(gout)的电位变为时钟信号的低电平的电位vpl与驱动信号的低电平的电位vgl之间的电位，也能够将输出节点(gout)的驱动信号的下降时的电位(最低值)设为比驱动信号的低电平的电位vgl低的电位，能够施加所谓的下冲。由此，能够缩短驱动信号的下降时间，能够以比被栅极总线的电阻成分以及寄生电容限制的时间常数短的时间常数使驱动信号下降。此外，能够抑制驱动信号的延迟。此外，在施加下冲之后，能够将输出节点(gout)的电位维持在规定的电位(驱动信号的低电平的电位vgl)。

在本实施方式所涉及的驱动电路中，多个移位寄存器相互连接，并基于多个时钟信号向配置于显示面板的多个信号线中的各个信号线依次输出驱动信号，所述多个移位寄存器具有两个被控制端子间的导通状态由输入至控制端子的信号来控制的开关元件，所述多个移位寄存器分别具备：输出用开关元件，其在第一被控制端子输入有规定的时钟信号，且第二被控制端子与输出驱动信号的输出节点连接；第一输入用开关元件，其在第一被控制端子输入有在规定的置位期间变为高电平的置位信号，且第二被控制端子与所述输出用开关元件的控制端子连接；及控制部，其进行控制使得在输入有规定的控制信号时，向所述输出用开关元件的所述第二被控制端子赋予规定电位，所述规定的时钟信号的低电平的电位为，比所述驱动信号的低电平的电位低的电位，在使所述输出节点的电位从高电平向低电平变化的所述规定的时钟信号的下降时间点，向所述控制部输入所述规定的控制信号。

在驱动电路中，具有开关元件(薄膜晶体管)的多个移位寄存器相互连接，并基于多个时钟信号向配置于显示面板的多个信号线中的各个信号线依次输出驱动信号。

多个移位寄存器分别具备：输出用开关元件，其在第一被控制端子(漏极)输入有规定的时钟信号，且第二被控制端子(源极)与输出驱动信号的输出节点连接；第一输入用开关元件，其在第一被控制端子(漏极)输入有在规定的置位期间变为高电平的置位信号，且第二被控制端子(源极)与输出用开关元件的控制端子(栅极)连接；及控制部，其进行控制使得在输入有规定的控制信号时，基于该控制信号向输出用开关元件的第二被控制端子(源极)赋予规定电位。

并且，规定的时钟信号的低电平的电位为，比驱动信号的低电平的电位低的电位，在使输出节点的电位从高电平向低电平变化的规定的时钟信号的下降时间点，向控制部输入规定的控制信号。

各移位寄存器的动作的概要如以下所示。当在第一输入用开关元件的漏极输入有规定的置位信号(置位期间中变为高电平)时，第一输入用开关元件的漏极与栅极连接，因此第一输入用开关元件导通，将第一输入用开关元件的源极与输出用开关元件的栅极连接的输出控制节点(neta)的电位朝向置位信号的高电平上升。之后，当在输出用开关元件的漏极输入有规定的时钟信号时，输出用开关元件的栅极连接于输出控制节点(neta)，其电位变高，因此输出用开关元件变为导通状态，输出节点变为高电平，输出驱动信号。

并且，当规定的时钟信号从高电平变化为低电平时，输出用开关元件变为导通状态，因此伴随着输出用开关元件的漏极的电位的下降，输出节点的电位下降。不过，在输出节点连接有栅极总线，因此会因栅极总线的电阻成分以及寄生电容而产生驱动信号的延迟，驱动信号的下降时间变长。

因此，具备控制部，并且将规定的时钟信号的低电平的电位设为比驱动信号的低电平的电位低的电位，在使输出节点的电位从高电平向低电平变化的规定的时钟信号的下降时间点，向控制部输入规定的控制信号。当规定的时钟信号从高电平变化为低电平时，输出用开关元件变为导通状态，因此输出节点的电位朝向时钟信号的低电平的电位(比驱动信号的低电平的电位低的电位)下降。在此，在将规定电位设为规定的时钟信号的低电平的电位的情况下，输出节点的电位变为时钟信号的低电平的电位。此外，在将规定电位设为驱动信号的低电平的电位的情况下，输出节点的电位变为时钟信号的低电平的电位与驱动信号的低电平的电位之间的电位。无论哪种情况，都能够将时钟信号的下降时的输出节点的电位设为比驱动信号的低电平的电位低的电位，能够施加所谓的下冲。由此，能够缩短驱动信号的下降时间，能够以比被栅极总线的电阻成分以及寄生电容限制的时间常数短的时间常数使驱动信号下降。此外，能够抑制驱动信号的延迟。

在本实施方式所涉及的驱动电路中，所述控制部具备：控制用开关元件，其第一被控制端子与所述输出用开关元件的所述第二被控制端子连接，并在第二被控制端子施加有所述驱动信号的低电平的电位，在使所述输出节点的电位从高电平向低电平变化的所述规定的时钟信号的下降时间点，使所述控制用开关元件的两个被控制端子间导通的所述规定的控制信号被输出至所述控制用开关元件的控制端子。

控制部具备：控制用开关元件，其第一被控制端子(漏极)与输出用开关元件的第二被控制端子(源极)连接，并在第二被控制端子(源极)施加有驱动信号的低电平的电位。在使输出节点的电位从高电平向低电平变化的规定的时钟信号的下降时间点，在控制用开关元件的控制端子(栅极)输入有规定的控制信号。由此，使控制用开关元件的第一被控制端子(漏极)与第二被控制端子(源极)之间导通。

当规定的时钟信号从高电平变化为低电平时，输出用开关元件变为导通状态，因此输出节点的电位朝向时钟信号的低电平的电位(比驱动信号的低电平的电位低的电位)下降。当向控制用开关元件的栅极输入规定的控制信号时，控制用开关元件导通，在控制用开关元件的源极施加有驱动信号的低电平的电位，因此输出节点的电位朝向驱动信号的低电平的电位下降。其结果为，输出节点的电位变为时钟信号的低电平的电位与驱动信号的低电平的电位之间的电位，能够将输出节点的驱动信号的下降时的电位(最低值)设为比驱动信号的低电平的电位低的电位，能够施加所谓的下冲。由此，能够缩短驱动信号的下降时间，能够以比被栅极总线的电阻成分以及寄生电容限制的时间常数短的时间常数使驱动信号下降。此外，能够抑制驱动信号的延迟。

在本实施方式所涉及的驱动电路中，所述多个移位寄存器分别具备：第二输入用开关元件，其第一被控制端子与输出控制节点连接，并在第二被控制端子施加有低电平的电位，在控制端子输入有在规定的复位期间变为高电平的复位信号，其中，所述输出控制节点将所述输出用开关元件的控制端子与所述第一输入用开关元件的第二被控制端子连接所述复位期间在输入有所述规定的控制信号的时间点之后的时间点开始。

多个移位寄存器分别具备：第二输入用开关元件，其第一被控制端子(漏极)与输出控制节点(也称作neta)连接，并在第二被控制端子施加有低电平的电位，在控制端子(栅极)输入有在规定的复位期间变为高电平的复位信号，其中，所述输出控制节点将输出用开关元件的控制端子(栅极)与第一输入用开关元件的第二被控制端子(源极)连接。并且，复位期间在输入有规定的控制信号的时间点之后的时间点开始。

当输入复位信号时(即，当复位信号从低电平变化为高电平时)，第二输入用开关元件变为导通状态，输出控制节点(neta)的电位下降至低电平。由此，输出节点的电位变为驱动信号的低电平的电位。即，在施加下冲之后，能够将输出节点的电位维持在规定的电位(驱动信号的低电平的电位)。

在本实施方式所涉及的驱动电路中，所述控制部具备：第一控制用开关元件，其第一被控制端子与所述输出用开关元件的所述第二被控制端子连接，并在第二被控制端子施加有所述规定的时钟信号的低电平的电位；及第二控制用开关元件，其第一被控制端子与所述输出用开关元件的所述第二被控制端子连接，并在第二被控制端子施加有所述驱动信号的低电平的电位，在使所述输出节点的电位从高电平向低电平变化的所述规定的时钟信号的下降时间点，使所述第一控制用开关元件的两个被控制端子间导通的第一控制信号向所述第一控制用开关元件的控制端子输入，在使所述输出节点的电位从高电平向低电平变化的所述规定的时钟信号的下降时间点之后的时间点，使所述第二控制用开关元件的两个被控制端子间导通的第二控制信号向所述第二控制用开关元件的控制端子输入。

控制部具备：第一控制用开关元件，其第一被控制端子(漏极)与输出用开关元件的第二被控制端子(源极)连接，并在第二被控制端子(源极)施加有规定的时钟信号的低电平的电位；及第二控制用开关元件，其第一被控制端子(漏极)与输出用开关元件的第二被控制端子(源极)连接，并在第二被控制端子(源极)施加有驱动信号的低电平的电位。并且，在使输出节点的电位从高电平向低电平变化的规定的时钟信号的下降时间点，向第一控制用开关元件的控制端子(栅极)输入第一控制信号。由此，使第一控制用开关元件的第一被控制端子(漏极)与第二被控制端子(源极)之间导通。此外，在使输出节点的电位从高电平向低电平变化的规定的时钟信号的下降时间点之后的时间点，向第二控制用开关元件的控制端子(栅极)输入第二控制信号。由此，使第二控制用开关元件的第一被控制端子(漏极)与第二被控制端子(源极)之间导通。

当规定的时钟信号从高电平变化为低电平时，输出用开关元件变为导通状态，因此输出节点的电位朝向时钟信号的低电平的电位(比驱动信号的低电平的电位低的电位)下降。当向第一控制用开关元件的栅极输入第一控制信号时，第一控制用开关元件导通，在第一控制用开关元件的源极施加有时钟信号的低电平的电位，因此输出节点的电位朝向时钟信号的低电平的电位下降。其结果为，输出节点的电位变为时钟信号的低电平的电位，能够将输出节点的电位设为比驱动信号的低电平的电位低的电位，能够施加所谓的下冲。由此，能够缩短驱动信号的下降时间，能够以比被栅极总线的电阻成分以及寄生电容限制的时间常数短的时间常数使驱动信号下降。此外，能够抑制驱动信号的延迟。

当在规定的时钟信号的下降时间点之后的时间点向第二控制用开关元件的栅极输入第二控制信号时，第二控制用开关元件导通，在第二控制用开关元件的源极施加有驱动信号的低电平的电位，因此输出节点的电位可设为驱动信号的低电平的电位。

在本实施方式所涉及的驱动电路中，所述多个移位寄存器分别具备：第二输入用开关元件，其第一被控制端子与输出控制节点连接，并在第二被控制端子施加有低电平的电位，在控制端子输入有在规定的复位期间变为高电平的复位信号，其中，所述输出控制节点将所述输出用开关元件的控制端子与所述第一输入用开关元件的第二被控制端子连接，所述复位期间在所述第一控制信号的输入时间点与所述第二控制信号的输入时间点之间开始。

多个移位寄存器分别具备：第二输入用开关元件，其第一被控制端子(漏极)与输出控制节点(也称作neta)连接，并在第二被控制端子施加有低电平的电位，在控制端子(栅极)输入有在规定的复位期间变为高电平的复位信号，其中，所述输出控制节点将输出用开关元件的控制端子(栅极)与第一输入用开关元件的第二被控制端子(源极)连接。并且，复位期间在第一控制信号的输入时间点与第二控制信号的输入时间点之间开始。

当输入复位信号时(即，当复位信号从低电平变化为高电平时)，第二输入用开关元件变为导通状态，输出控制节点(neta)的电位下降至低电平。由此，在施加下冲之后，能够将输出节点的电位维持在第一控制用开关元件所赋予的规定的电位(时钟信号的低电平的电位)。并且，在输入复位信号之后输入第二控制信号，因此第二控制用开关元件导通，在第二控制用开关元件的源极施加有驱动信号的低电平的电位，因此能够将输出节点的电位维持在第二控制用开关元件所赋予的规定的电位(驱动信号的低电平的电位)。另外，在第二控制用开关元件导通的时间点或其以前的时间点，第一控制信号的输入停止且第一控制用开关元件截止。

本实施方式所涉及的显示装置具备本实施方式所涉及的驱动电路。

可实现能够抑制驱动信号的延迟的显示装置。

附图标记说明

10：移位寄存器

100：栅极驱动器

110：移位寄存器组

200：源极驱动器

300：显示面板

m1～m11：薄膜晶体管