移位寄存器、栅极驱动电路、显示面板及驱动方法与流程

本公开的实施例涉及一种移位寄存器、栅极驱动电路、显示面板及驱动方法。

背景技术：

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。

GOA的可靠性直接影响到显示面板的可靠性，因此，如何提高GOA的可靠性也成为研究的重点之一。

技术实现要素：

本公开的实施例提供一种移位寄存器，包括：输入电路，与上拉节点和输入信号端分别连接；复位电路，与所述上拉节点、复位信号端及第一电源端分别连接以接收第一电源电压；输出电路，与所述上拉节点、时钟信号端及输出端分别连接；以及输出下拉电路，与所述输出端连接，被配置为将第二电源电压写入所述输出端，其中，所述第一电源电压与所述第二电源电压不同。

例如，在本公开实施例提供的移位寄存器中，所述输出电路包括存储电容和第一晶体管，所述第一晶体管的第一极与时钟信号端连接，所述第一晶体管的控制极与所述上拉节点连接，所述第一晶体管的第二极与所述输出端连接，所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与所述输出端连接。

例如，在本公开实施例提供的移位寄存器中，所述输入电路包括第二晶体管，所述第二晶体管的第一极与所述输入信号端连接，所述第二晶体管的控制极与所述输入信号端连接，所述第二晶体管的第二极与所述上拉节点连接；所述复位电路包括第三晶体管，所述第三晶体管的第一极与所述上拉节点连接，所述第三晶体管的控制极与所述复位信号端连接，所述第三晶体管的第二极与所述第一电源端连接。

例如，在本公开实施例提供的移位寄存器中，所述输出下拉电路包括第一输出下拉晶体管，所述第一输出下拉晶体管的第一极与所述输出端连接，所述第一输出下拉晶体管的控制极与所述复位信号端连接，所述第一输出下拉晶体管的第二极与第二电源端连接以接收第二电源电压。

例如，本公开实施例提供的移位寄存器，还包括第一下拉控制电路，其中，所述输出下拉电路包括第一输出下拉晶体管，所述第一输出下拉晶体管的第一极与所述输出端连接，所述第一输出下拉晶体管的控制极与所述第一下拉控制电路连接，所述第一输出下拉晶体管的第二极被配置为接收所述第二电源电压；所述第一下拉控制电路被配置为控制所述第一输出下拉晶体管的开启和关闭。

例如，在本公开实施例提供的移位寄存器中，所述第一下拉控制电路包括第一子控制电路和第二子控制电路，所述第一子控制电路与第三电源端、第一下拉节点以及所述第二子控制电路分别连接，所述第二子控制电路与所述上拉节点、所述第一下拉节点以及所述第一电源端分别连接。

例如，在本公开实施例提供的移位寄存器中，所述第一子控制电路包括第一控制晶体管和第二控制晶体管，所述第二子控制电路包括第三控制晶体管和第四控制晶体管，所述第一输出下拉晶体管的控制极与所述第一下拉节点连接；所述第一控制晶体管的第一极与所述第三电源端连接，所述第一控制晶体管的控制极与所述第三电源端连接，所述第一控制晶体管的第二极与第一节点连接；所述第二控制晶体管的第一极与所述第三电源端连接，所述第二控制晶体管的控制极与所述第一节点连接，所述第二控制晶体管的第二极与所述第一下拉节点连接；所述第三控制晶体管的第一极与所述第一下拉节点连接，所述第三控制晶体管的控制极与所述上拉节点连接，所述第三控制晶体管的第二极与所述第一电源端连接；所述第四控制晶体管的第一极与所述第一节点连接，所述第四控制晶体管的控制极与所述上拉节点连接，所述第四控制晶体管的第二极与所述第一电源端连接。

例如，本公开实施例提供的移位寄存器，还包括第二下拉控制电路，其中，所述输出下拉电路还包括第二输出下拉晶体管，所述第二输出下拉晶体管的第一极与所述输出端连接，所述第二输出下拉晶体管的控制极与所述第二下拉控制电路连接，所述第二输出下拉晶体管的第二极被配置为接收所述第二电源电压；所述第二下拉控制电路被配置为控制所述第二输出下拉晶体管的开启和关闭。

例如，在本公开实施例提供的移位寄存器中，所述第一下拉控制电路包括第一子控制电路和第二子控制电路，所述第二下拉控制电路包括第三子控制电路和第四子控制电路，所述第一子控制电路与第一电源信号端、第一下拉节点以及所述第二子控制电路分别连接，所述第二子控制电路与所述上拉节点、所述第一下拉节点以及所述第一电源端分别连接，所述第三子控制电路与第二电源信号端、第二下拉节点以及所述第四子控制电路分别连接，所述第四子控制电路与所述上拉节点、所述第二下拉节点以及所述第一电源端分别连接。

例如，在本公开实施例提供的移位寄存器中，所述第一子控制电路包括第一控制晶体管和第二控制晶体管，所述第二子控制电路包括第三控制晶体管和第四控制晶体管，所述第三子控制电路包括第五控制晶体管和第六控制晶体管，所述第四子控制电路包括第七控制晶体管和第八控制晶体管，所述第一输出下拉晶体管的控制极与所述第一下拉节点连接，所述第一输出下拉晶体管的第二极与所述第二电源信号端连接以接收第二电源信号；所述第一控制晶体管的第一极与第一电源信号端连接以接收第一电源信号，所述第一控制晶体管的控制极与所述第一电源信号端连接以接收所述第一电源信号，所述第一控制晶体管的第二极与第一节点连接；所述第二控制晶体管的第一极与所述第一电源信号端连接以接收所述第一电源信号，所述第二控制晶体管的控制极与所述第一节点连接，所述第二控制晶体管的第二极与第一下拉节点连接；所述第三控制晶体管的第一极与所述第一下拉节点连接，所述第三控制晶体管的控制极与所述上拉节点连接，所述第三控制晶体管的第二极与第一电源端连接以接收所述第一电源电压；所述第四控制晶体管的第一极与所述第一节点连接，所述第四控制晶体管的控制极与所述上拉节点连接，所述第四控制晶体管的第二极与所述第一电源端连接以接收所述第一电源电压；所述第二输出下拉晶体管的控制极与所述第二下拉节点连接，所述第二输出下拉晶体管的第二极与所述第一电源信号端连接以接收所述第一电源信号；所述第五控制晶体管的第一极与所述第二电源信号端连接以接收所述第二电源信号，所述第五控制晶体管的控制极与所述第二电源信号端连接以接收所述第二电源信号，所述第五控制晶体管的第二极与第二节点连接；所述第六控制晶体管的第一极与所述第二电源信号端连接以接收所述第二电源信号，所述第六控制晶体管的控制极与所述第二节点连接，所述第六控制晶体管的第二极与第二下拉节点连接；所述第七控制晶体管的第一极与所述第二下拉节点连接，所述第七控制晶体管的控制极与所述上拉节点连接，所述第七控制晶体管的第二极与第一电源端连接以接收所述第一电源电压；所述第八控制晶体管的第一极与所述第二节点连接，所述第八控制晶体管的控制极与所述上拉节点连接，所述第八控制晶体管的第二极与所述第一电源端连接以接收所述第一电源电压；所述第一电源信号与所述第二电源信号互为反向信号，所述第一电源信号和所述第二电源信号为低电平信号时的电压均为所述第二电源电压。

例如，本公开实施例提供的移位寄存器，还包括上拉节点下拉电路，与所述上拉节点、所述第一下拉节点、所述第二下拉节点及所述第一电源端分别连接。

例如，在本公开实施例提供的移位寄存器中，所述上拉节点下拉电路包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的第一极与所述上拉节点连接，所述第一下拉晶体管的控制极与所述第二下拉节点连接，所述第一下拉晶体管的第二极与所述第一电源端连接以接收所述第一电源电压；所述第二下拉晶体管的第一极与所述上拉节点连接，所述第二下拉晶体管的控制极与所述第一下拉节点连接，所述第二下拉晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

本公开的实施例还提供一种栅极驱动电路，包括本公开任一实施例提供的移位寄存器。

例如，本公开实施例提供的栅极驱动电路，包括级联的多个本公开任一实施例提供的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的输入信号端与上一级移位寄存器的输出端连接；本级移位寄存器的复位信号端与下一级移位寄存器的输出端连接。

本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。

本公开的实施例还提供一种本公开任一实施例提供的移位寄存器的驱动方法，包括：将所述第一电源电压写入所述上拉节点；以及将所述第二电源电压写入所述输出端，其中，所述第一电源电压与所述第二电源电压不同。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。

图1是本公开实施例提供的一种移位寄存器的示意图之一；

图2是本公开实施例提供的一种移位寄存器的示意图之二；

图3是本公开实施例提供的一种移位寄存器的示意图之三；

图4是本公开实施例提供的一种移位寄存器的示意图之四；

图5是本公开实施例提供的一种移位寄存器的示意图之五；

图6是本公开实施例提供的一种移位寄存器的示意图之六；

图7是本公开实施例提供的一种移位寄存器的示意图之七；

图8是本公开实施例提供的一种移位寄存器的示意图之八；

图9是本公开实施例提供的一种移位寄存器的示意图之九；

图10是本公开实施例提供的一种移位寄存器的驱动时序图；

图11是本公开实施例提供的一种栅极驱动电路的示意图；

图12是本公开实施例提供的一种显示面板的示意图；以及

图13是本公开实施例提供的一种移位寄存器的驱动方法的流程图。

具体实施方式

下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。

除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。

本公开的实施例提供一种移位寄存器100，如图1所示，该移位寄存器100包括输入电路110、复位电路120、输出电路130和输出下拉电路140。输入电路110与上拉节点PU和输入信号端INPUT分别连接；复位电路120与上拉节点PU、复位信号端RESET及第一电源端LVSS1分别连接，第一电源端LVSS1被配置为提供第一电源电压VSS1；输出电路130与上拉节点PU、时钟信号端CLK及输出端OUTPUT分别连接；输出下拉电路140与输出端OUTPUT连接，输出下拉电路140被配置为将第二电源电压VSS2写入输出端OUTPUT。第一电源电压VSS1与第二电源电压VSS2不同。

例如，如图2所示，在本公开实施例提供的移位寄存器100中，输出电路130包括存储电容C和第一晶体管T1。第一晶体管T1的第一极与时钟信号端CLK连接，第一晶体管T1的控制极与上拉节点PU连接，第一晶体管T1的第二极与输出端OUTPUT连接，存储电容C的第一端与上拉节点PU连接，存储电容C的第二端与输出端OUTPUT连接。

例如，本公开实施例中所述的晶体管的控制极为晶体管的栅极。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V)，关闭电压为高电平电压(例如，5V、10V)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V)，关闭电压为低电平电压(例如，0V、-5V)。

例如，当所述第一晶体管T1为N型晶体管时，第一电源电压VSS1小于第二电源电压VSS2。又例如，当所述第一晶体管T1为N型晶体管时，第一电源电压VSS1为-11V，第二电源电压VSS2为-8V。本公开的实施例包括但不局限于此，第一电源电压VSS1和第二电源电压VSS2也可以为其它电压值，只要第一电源电压VSS1小于第二电源电压VSS2即可。

例如，当所述第一晶体管T1为P型晶体管时，第一电源电压VSS1大于第二电源电压VSS2。又例如，当所述第一晶体管T1为P型晶体管时，第一电源电压VSS1为-8V，第二电源电压VSS2为-11V。本公开的实施例包括但不局限于此，第一电源电压VSS1和第二电源电压VSS2也可以为其它电压值，只要第一电源电压VSS1大于第二电源电压VSS2即可。

在一些情况下，当第一晶体管T1的阈值电压偏移至小于等于0V时，第一晶体管T1的沟道在其栅极电压和源极电压的作用下可能打开，也就是说，第一晶体管T1阈值电压的漂移可能导致其在不该导通时导通，进而导致移位寄存器电路出现多输出现象。本公开的实施例提供的移位寄存器通过在第一晶体管的栅极和第二极分别施加不同的电压，降低由于第一晶体管阈值电压漂移导致移位寄存器失效的风险，增大第一晶体管阈值电压漂移的设计冗余度。

需要说明的是，本公开的实施例以各个晶体管均为N型晶体管为例进行说明，也就是说，本公开的实施例以第一电源电压VSS1小于第二电源电压VSS2为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用P型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

例如，当第一晶体管T1为N型晶体管时，当其栅源电压Vgs(即栅极和源极电压之差)小于阈值电压Vth时，第一晶体管T1关闭；当第一晶体管T1栅源电压Vgs大于阈值电压Vth时，第一晶体管T1导通。考虑到第一晶体管T1的栅漏电压Vgd(即栅极和漏极之间的电压差)在第一晶体管T1工作过程中影响漏极一侧沟道的形成，当栅漏电压Vgd小于阈值电压Vth时，在漏极一侧的沟道消失，第一晶体管进入夹止区。

例如，本公开实施例中第一晶体管T1的第一极(例如源极)与时钟信号端CLK连接，第一晶体管T1的控制极(例如栅极)与上拉节点PU连接，第一晶体管T1的第二极(例如漏极)与输出端OUTPUT连接。因此，在电压保持阶段(例如图10所示的第四阶段t4)，第一晶体管T1的栅极电压为第一电源电压VSS1(例如-11V)，第一晶体管T1的漏极电压为第二电源电压VSS2(例如-8V)。此时，第一晶体管T1的栅漏电压Vgd＝-3V，相比于栅漏电压相同(即Vgd＝0V)的情形，第一晶体管T1的漏极一侧的沟道更不易形成感应通道，使第一晶体管T1处于夹断状态，从而降低由于第一晶体管T1的阈值电压Vth漂移造成失效的风险，增大第一晶体管阈值电压漂移的设计冗余度。

例如，如图3所示，在本公开实施例提供的移位寄存器100中，输入电路110包括第二晶体管T2。第二晶体管T2的第一极与输入信号端INPUT连接，第二晶体管T2的控制极与输入信号端INPUT连接，第二晶体管T2的第二极与上拉节点PU连接。

例如，如图3所示，复位电路120包括第三晶体管T3。第三晶体管T3的第一极与上拉节点PU连接，第三晶体管T3的控制极与复位信号端RESET连接，第三晶体管T3的第二极与第一电源端LVSS1连接以接收第一电源电压VSS1。例如，当第三晶体管T3导通时，第一电源端LVSS1的第一电源电压VSS1被传输至上拉节点PU。

需要说明的是，图3所示的输入电路110和复位电路120仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图3所示的情形。

例如，如图4所示，在本公开实施例提供的移位寄存器100中，输出下拉电路140包括第一输出下拉晶体管K1。第一输出下拉晶体管K1的第一极与输出端OUTPUT连接，第一输出下拉晶体管K1的控制极与复位信号端RESET连接，第一输出下拉晶体管K1的第二极与第二电源端LVSS2连接以接收第二电源电压VSS2。在图4的实施方式中，复位信号端RESET的信号控制第一输出下拉晶体管K1的开启和关闭。

例如，如图5所示，本公开实施例提供的移位寄存器100，还包括第一下拉控制电路150。第一输出下拉晶体管K1的第一极与输出端OUTPUT连接，第一输出下拉晶体管K1的控制极与第一下拉控制电路150连接，第一输出下拉晶体管K1的第二极被配置为接收第二电源电压VSS2；第一下拉控制电路150被配置为控制第一输出下拉晶体管K1的开启和关闭。又例如，第一输出下拉晶体管K1的第二极与第二电源端LVSS2连接以接收第二电源电压VSS2；第一下拉控制电路150与分别与第三电源端VGH、上拉节点PU、第一电源端LVSS1及第一输出下拉晶体管K1的控制极(例如，栅极)连接。

例如，第三电源端VGH被配置为提供第三电源电压VH，第三电源电压VH例如为能使N型晶体管开启的电压(例如，5V，10V，22V等)。第三电源电压VH大于第一电源电压VSS1，第三电源电压VH大于第二电源电压VSS2。

例如，如图6所示，在本公开实施例提供的移位寄存器100中，第一下拉控制电路150包括第一子控制电路151和第二子控制电路152。第一子控制电路151与第三电源端VGH、第一下拉节点PD1以及第二子控制电路152分别连接；第二子控制电路152与上拉节点PU、第一下拉节点PD1以及第一电源端LVSS1分别连接。

例如，继续参见图6，第一子控制电路151包括第一控制晶体管M1和第二控制晶体管M2；第二子控制电路152包括第三控制晶体管M3和第四控制晶体管M4。第一输出下拉晶体管K1的控制极与第一下拉节点PD1连接；第一控制晶体管M1的第一极与第三电源端VGH连接，第一控制晶体管M1的控制极与第三电源端VGH连接，第一控制晶体管M1的第二极与第一节点N1连接；第二控制晶体管M2的第一极与第三电源端VGH连接，第二控制晶体管M2的控制极与第一节点N1连接，第二控制晶体管M2的第二极与第一下拉节点PD1连接；第三控制晶体管M3的第一极与第一下拉节点PD1连接，第三控制晶体管M3的控制极与上拉节点PU连接，第三控制晶体管M3的第二极与第一电源端LVSS1连接；第四控制晶体管M4的第一极与第一节点N1连接，第四控制晶体管M4的控制极与上拉节点PU连接，第四控制晶体管M4的第二极与第一电源端LVSS1连接。

例如，第一子控制电路151和第二子控制电路152可以配合工作以调节第一下拉节点PD1的电压，进而控制第一输出下拉晶体管K1的开启和关闭。

例如，如图7所示，本公开实施例提供的移位寄存器100，还包括第二下拉控制电路160。除了第一输出下拉晶体管K1，输出下拉电路140还包括第二输出下拉晶体管K2。第二输出下拉晶体管K2的第一极与输出端OUTPUT连接，第二输出下拉晶体管K2的控制极与第二下拉控制电路160连接，第二输出下拉晶体管K2的第二极被配置为接收第二电源电压VSS2；第二下拉控制电路160被配置为控制第二输出下拉晶体管K2的开启和关闭。又例如，第一输出下拉晶体管K1的第二极与第二电源信号端VDD2连接以接收第二电源信号V2，第二输出下拉晶体管K2的第二极与第一电源信号端VDD1连接以接收第一电源信号V1。例如，第一电源信号端VDD1提供的第一电源信号V1和第二电源信号端VDD2提供的第二电源信号V2互为反向信号。也就是说，当第一电源信号V1为高电平电压(例如第三电源电压VH)时，第二电源信号V2为第二电源电压VSS2；当第一电源信号V1为第二电源电压VSS2时，第二电源信号V2为高电平电压(例如第三电源电压VGH)。由于第一电源信号端VDD1提供的第一电源信号V1和第二电源信号端VDD2提供的第二电源信号V2互为反向信号，在任意时刻，第一电源信号V1和第二电源信号V2中的一个为第二电源电压VSS2。因此，在任意时刻，第一输出下拉晶体管K1和第二输出下拉晶体管K2中的一个用于接收第二电源电压VSS2。

例如，如图8所示，在本公开实施例提供的移位寄存器100中，第一下拉控制电路150包括第一子控制电路151和第二子控制电路152；第二下拉控制电路160包括第三子控制电路161和第四子控制电路162。第一子控制电路151与第一电源信号端VDD1、第一下拉节点PD1以及第二子控制电路152分别连接；第二子控制电路152与上拉节点PU、第一下拉节点PD1以及第一电源端LVSS1分别连接；第三子控制电路161与第二电源信号端VDD2、第二下拉节点PD2以及第四子控制电路162分别连接；第四子控制电路162与上拉节点PU、第二下拉节点PD2以及第一电源端LVSS1分别连接。

例如，第三子控制电路161和第四子控制电路162可以配合工作以调节第二下拉节点PD2的电压，进而控制第二输出下拉晶体管K2的开启和关闭。

例如，继续参见图8，在本公开实施例提供的移位寄存器100中，第一子控制电路151包括第一控制晶体管M1和第二控制晶体管M2；第二子控制电路152包括第三控制晶体管M3和第四控制晶体管M4；第三子控制电路161包括第五控制晶体管M5和第六控制晶体管M6；第四子控制电路162包括第七控制晶体管M7和第八控制晶体管M8。第一输出下拉晶体管K1的控制极与第一下拉节点PD1连接，第一输出下拉晶体管K1的第二极与第二电源信号端VDD2连接以接收第二电源信号V2；第一控制晶体管M1的第一极与第一电源信号端VDD1连接以接收第一电源信号V1，第一控制晶体管M1的控制极与第一电源信号端VDD1连接以接收第一电源信号V1，第一控制晶体管M1的第二极与第一节点N1连接；第二控制晶体管M2的第一极与第一电源信号端VDD1连接以接收第一电源信号V1，第二控制晶体管M2的控制极与第一节点N1连接，第二控制晶体管M2的第二极与第一下拉节点PD1连接；第三控制晶体管M3的第一极与第一下拉节点PD1连接，第三控制晶体管M3的控制极与上拉节点PU连接，第三控制晶体管M3的第二极与第一电源端LVSS1连接以接收第一电源电压VSS1；第四控制晶体管M4的第一极与第一节点N1连接，第四控制晶体管M4的控制极与上拉节点PU连接，第四控制晶体管M4的第二极与第一电源端LVSS1连接以接收第一电源电压VSS1；第二输出下拉晶体管K2的控制极与第二下拉节点PD2连接，第二输出下拉晶体管K2的第二极与第一电源信号端VDD1连接以接收第一电源信号V1；第五控制晶体管M5的第一极与第二电源信号端VDD2连接以接收第二电源信号V2，第五控制晶体管M5的控制极与第二电源信号端VDD2连接以接收第二电源信号V2，第五控制晶体管M5的第二极与第二节点N2连接；第六控制晶体管M6的第一极与第二电源信号端VDD2连接以接收第二电源信号V2，第六控制晶体管M6的控制极与第二节点N2连接，第六控制晶体管M6的第二极与第二下拉节点PD2连接；第七控制晶体管M7的第一极与第二下拉节点PD2连接，第七控制晶体管M7的控制极与上拉节点PU连接，第七控制晶体管M7的第二极与第一电源端LVSS1连接以接收第一电源电压VSS1；第八控制晶体管M8的第一极与第二节点N2连接，第八控制晶体管M8的控制极与上拉节点PU连接，第八控制晶体管M8的第二极与第一电源端LVSS1连接以接收第一电源电压VSS1。第一电源信号V1与第二电源信号V2互为反向信号，第一电源信号V1和第二电源信号V2为低电平信号时的电压均为第二电源电压VSS2。

例如，如图9所示，本公开实施例提供的移位寄存器100还包括上拉节点下拉电路170。上拉节点下拉电路170与上拉节点PU、第一下拉节点PD1、第二下拉节点PD2及第一电源端LVSS1分别连接。

例如，如图9所示，在本公开实施例提供的移位寄存器100中，上拉节点下拉电路170包括第一下拉晶体管F1和第二下拉晶体管F2。第一下拉晶体管F1的第一极与上拉节点PU连接，第一下拉晶体管F1的控制极与第二下拉节点PD2连接，第一下拉晶体管F1的第二极与第一电源端LVSS1连接以接收第一电源电压VSS1；第二下拉晶体管F2的第一极与上拉节点PU连接，第二下拉晶体管F2的控制极与第一下拉节点PD1连接，第二下拉晶体管F2的第二极与第一电源端LVSS1连接以接收第一电源电压VSS1。

例如，图10是本公开实施例提供的一种移位寄存器100的驱动时序图，下面以图9所示的移位寄存器和图10所示的驱动时序介绍移位寄存器的工作过程。

例如，在图10所示的驱动时序中，第一电源信号端VDD1的电压为第三电源电压VH(第三电源端VGH提供的电压)，第二电源信号端VDD2的电压为第二电源电压VSS2。

例如，第三电源端VGH提供的第三电源电压VH大于第二电源电压VSS2，第二电源电压VSS2大于第一电源电压VSS1；又例如，第三电源电压VH为22V，第二电源电压VSS2为-8V，第一电源电压VSS1为-11V。本公开的实施例包括但不局限于第三电源电压VH为22V，第二电源电压VSS2为-8V，第一电源电压VSS1为-11V的情形，第三电源电压VH、第二电源电压VSS2和第一电源电压VSS1也可以为其它电压值，例如，第三电源电压VH为10V，第二电源电压VSS2为-5V，第一电源电压为-8V。

例如，在第一阶段t1，时钟信号端CLK的电压为第二电源电压VSS2，输入信号端INPUT的电压为第三电源电压VH，复位信号端RESET的电压为第二电源电压VSS2。由于输入信号端INPUT的电压为第三电源电压VH，第二晶体管T2开启，上拉节点PU的电压为第一高电平电压(第一高电平电压例如等于第三电源电压VH)，存储电容C充电；第三控制晶体管M3开启，将第一电源端LVSS1提供的第一电源电压VSS1传输到第一下拉节点PD1，第一输出下拉晶体管K1和第二下拉晶体管F2均关闭；第七控制晶体管M7开启，将第一电源端LVSS1提供的第一电源电压VSS1传输到第二下拉节点PD2，第二输出下拉晶体管K2和第一下拉晶体管F1均关闭。

例如，在第二阶段t2，时钟信号端CLK的电压为第三电源电压VH，输入信号端INPUT的电压为第二电源电压VSS2，复位信号端RESET的电压为第二电源电压VSS2。由于存储电容C的自举作用，时钟信号端CLK的电压变化为第三电源电压VH时，存储电容C将上拉节点PU的电压举升至第二高电平电压(第二高电平电压例如等于两倍的第三电源电压VH)，第二高电平电压高于第一高电平电压，使得第一晶体管T1更充分地开启，第一晶体管T1将时钟信号端CLK的高电平电压传输到输出端OUTPUT。

例如，在第三阶段t3，时钟信号端CLK的电压为第二电源电压VSS2，输入信号端INPUT的电压为第二电源电压VSS2，复位信号端RESET的电压为第三电源电压VH。由于复位信号端RESET的电压为第三电源电压VH，第三晶体管T3开启，将第一电源端LVSS1提供的第一电源电压VSS1传输到上拉节点PU；第三控制晶体管M3和第七控制晶体管M7关闭，第二控制晶体管M2将第一电源信号端VDD1提供的第三电源电压VH传输到第一下拉节点PD1；第二下拉晶体管F2开启，将第一电源电压VSS1传输到上拉节点PU；第一输出下拉晶体管K1开启，将第二电源信号端VDD2提供的第二电源电压VSS2传输到输出端OUTPUT。

例如，在第四阶段t4，输入信号端INPUT的电压为第二电源电压VSS2，复位信号端RESET的电压为第二电源电压VSS2。上拉节点PU、第一下拉节点PD1、第二下拉节点PD2和输出端OUTPUT保持和第三阶段t3相同的状态。

例如，在第三阶段t3和第四阶段t4，第一晶体管T1的栅极电压为第一电源电压VSS1(例如-11V)，第一晶体管T1的漏极电压为第二电源电压VSS2(例如-8V)。此时，第一晶体管T1的栅漏电压Vgd＝VSS1-VSS2(例如，Vgd＝-3V)，相比于栅漏电压相同(即Vgd＝0V)的情形，第一晶体管T1的漏极一侧的沟道更不易形成感应通道，使第一晶体管T1处于夹断状态，从而降低由于第一晶体管T1的阈值电压Vth漂移造成失效的风险，增大第一晶体管阈值电压漂移的设计冗余度。

需要说明的是，第一晶体管T1的栅漏电压并不局限于-3V的情形，根据电路的具体设计，可以灵活选择栅漏电压的值。

例如，第一电源信号端VDD1的电压和第二电源信号端VDD2的电压可以在一帧显示画面向另一帧显示画面交替的阶段相互转换。例如，转换后的第一电源信号端VDD1的电压为第二电源电压VSS2，第二电源信号端VDD2的电压为第三电源电压VH。又例如，如图10所示，第一电源信号端VDD1的电压和第二电源信号端VDD2的电压可以在第四阶段内的某个时刻相互转换。

例如，当第一电源信号端VDD1的电压为第二电源电压VSS2，第二电源信号端VDD2的电压为第三电源电压VH时，第一上拉节点PD1和第二下拉节点PD2的功能互换，第一下拉控制电路150和第二下拉控制电路160的功能互换，第一输出下拉晶体管K1和第二输出下拉晶体管K2的功能互换，第一下拉晶体管F1和第二下拉晶体管F2的功能互换。移位寄存器的工作原理与第一电源信号端VDD1的电压为第三电源电压VH、第二电源信号端VDD2的电压为第二电源电压VSS2时类似，在此不再赘述。

例如，第一下拉控制电路150和第二下拉控制电路160可以控制第一下拉节点PD1和第二下拉节点PD2分别工作，这样可以使得第一输出下拉晶体管K1和第二输出下拉晶体管K2分时工作、使得第一下拉晶体管F1和第二下拉晶体管F2分时工作，降低了晶体管长时间处于开启状态导致故障的可能性，提高了移位寄存器的抗干扰能力，进而提高了移位寄存器的可靠性。

例如，利用第一电源信号端VDD1的电压和第二电源信号端VDD2的电压互为反向信号的特点，分时地将第一电源信号端VDD1和第二电源信号端VDD2提供的第二电源电压VSS2传输到输出端，使输出端的第二电源电压VSS2与上拉节点的第一电源电压VSS1区分开，从而使第一晶体管的控制极和第二极之间存在一定的电压差，从而提高了第一晶体管阈值电压漂移的设计冗余度。

本公开的实施例还提供一种栅极驱动电路10，如图11所示，栅极驱动电路10包括本公开任一实施例提供的移位寄存器100。

例如，如图11所示，本公开实施例提供的栅极驱动电路10，包括级联的多个本公开任一实施例提供的移位寄存器100，除第一级和最后一级移位寄存器100之外，本级移位寄存器100的输入信号端INPUT与上一级移位寄存器100的输出端OUTPUT连接；本级移位寄存器100的复位信号端RESET与下一级移位寄存器100的输出端OUTPUT连接。

例如，第一级移位寄存器的输入信号端INPUT与第一触发信号端STV1连接；最后一级移位寄存器的复位信号端RESET与第二触发信号端STV2连接。

例如，当栅极驱动电路10正向扫描时，第一触发信号端STV1为第一级移位寄存器提供输入信号，第二触发信号STV2端为最后一级移位寄存器提供复位信号；当栅极驱动电路10反向扫描时，第二触发信号端STV2为最后一级移位寄存器提供输入信号，第一触发信号端STV1为第一级移位寄存器提供复位信号。例如，在正向扫描和反向扫描切换时，移位寄存器的输入电路与复位电路的功能互换。

例如，如图11所示，栅极驱动电路10包括n级移位寄存器SR1、SR2……SRn，这些移位寄存器SR1、SR2……SRn均可以是本公开任一实施例提供的移位寄存器100。移位寄存器SR1、SR2……SRn的输出端OUTPUT分别与栅线G1、G2……Gn对应连接。

需要说明的是，由于本公开实施例提供的栅极驱动电路10可以实现正向扫描和逆向扫描，在扫描方向切换时，时序上的“上一级”和“下一级”会相应变换，因此，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。

本公开的实施例还提供一种显示面板1，如图12所示，显示面板1包括本公开任一实施例提供的栅极驱动电路10。

例如，如图12所示，本公开实施例提供的显示面板1还包括栅线11、数据线12以及由栅线11和数据线12交叉限定的多个像素单元13，栅极驱动电路10被配置为向栅线11提供栅极驱动信号。

例如，栅线11可以包括图11中所示的栅线G1、G2……Gn，移位寄存器SR1、SR2……SRn中每级移位寄存器用于向对应的栅线G1、G2……Gn输出一行栅极驱动信号。

本公开的实施例还提供一种本公开任一实施例提供的移位寄存器100的驱动方法，如图13所示，该驱动方法包括如下步骤：

步骤S10：将第一电源电压VSS1写入上拉节点PU；以及

步骤S20：将第二电源电压VSS2写入输出端OUTPUT，第一电源电压VSS1与第二电源电压VSS2不同。

例如，当所述第一晶体管T1为N型晶体管时，第一电源电压VSS1小于第二电源电压VSS2。

例如，当所述第一晶体管T1为P型晶体管时，第一电源电压VSS1大于第二电源电压VSS2。

例如，本公开实施例提供的移位寄存器、栅极驱动电路、显示面板和驱动方法可以提高电路的稳定性。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。