一种低噪声的GOA驱动电路、驱动方法、和显示装置与流程

本发明涉及显示技术领域，特别是涉及一种低噪声的goa驱动电路、驱动方法、和显示装置。

背景技术：

goa(gatedriveronarray，阵列基板行驱动)，是利用现有薄膜晶体管液晶显示器array制程将gate（栅极）行扫描驱动信号电路制作在array（基板）上，实现对gate（栅极）逐行扫描的驱动方式的一项技术。goa技术可以省去栅极集成电路ic以及设计布线空间，不仅可以在降低材料和制作工艺两方面的成本，而且可以使产品窄边框；同时这种集成工艺还可以省去bonding工艺，提高了产能和良率。

目前goa驱动电路都基于移位寄存器原理，通常包括升压模块、输出模块、放电模块、降噪模块、输入及复位模块。在一般的移位寄存器中，由于输出模块的tft主晶体管的自举作用较强，致使信号输出端gout信号容易受到上拉节点p的影响，设置降噪模块为信号输出端gout进行降噪以保证输出信号的稳定性。

目前降噪模块是一般是运用放电单元的电容耦合点位对信号输出端gout和上拉节点p点进行放电降噪，但是，此种方法的降噪节点a点的电位受放电单元比例影响大，且a点电压为耦合电位高电平比vgh低很多、低电平也会在vgl以下，造成降噪模块tft晶体管的栅极控制端电压不为最佳值，在高低温时，tft晶体管的工作状态不稳定，使降噪能力减弱，同时可靠性也相对容易失效。因此，提高降噪模块对输出信号的降噪能力是本领域技术人员亟待解决的技术问题。

技术实现要素：

针对现有技术的不足，本申请提供了一种低噪声的goa驱动电路，包括输入模块、输出模块、复位模块、和降噪模块；所述输入模块的输出端连接上拉节点p；所述输出模块连接上拉节点p、第一时钟信号端ck、信号输出端gout、以及复位模块；所述输出模块在上拉节点p的控制下，将第一时钟信号端ck的输入信号通过所述信号输出端gout输出；

所述降噪模块包括第一降噪模块和第二降噪模块；

所述第二降噪模块连接第一时钟信号端ck、信号输出端gout、以及低电平端vgl；所述第二降噪模块包括第二降噪节点b，所述第二降噪模块在第二降噪节点b的控制下，通过低电平端vgl的输入信号对信号输出端gout进行降噪；

所述第二降噪模块还包括第五晶体管m5，所述第五晶体管m5的输出端连接第二降噪节点b，输入端和控制端均连接第一时钟信号端ck，用于在第一时钟信号端ck的控制下，上拉第二降噪节点b的电位；

所述第一降噪模块连接第一时钟信号端ck、以及低电平端vgl；所述第一降噪模块包括第一降噪节点a；所述第一降噪模块在第一降噪节点a的控制下，通过低电平端vgl的输入信号对上拉节点p进行降噪；

所述第一降噪模块还包括第四晶体管m4，所述第四晶体管m4的控制端连接第五晶体管m5的输出端，输入端连接第一时钟信号端ck，输出端连接第一降噪节点a，用于在第五晶体管m5输出端的信号控制下，上拉第一降噪节点a的电位。

优选的，所述第一降噪模块包括第三晶体管m3，第三晶体管m3的控制端连接第一降噪节点a，第一端连接低电平端vgl，第二端连接上拉节点p，用于在第一降噪节点a的控制下，通过低电平端vgl的输入信号对上拉节点p进行降噪；

所述第二降噪模块包括第八晶体管m8，第八晶体管m8的控制端连接第二降噪节点b，第一端连接低电平端vgl，第二端连接信号输出端gout，用于在第二降噪节点b的控制下，通过低电平端vgl的输入信号对信号输出端gout进行降噪。

优选的，所述第一降噪模块和第二降噪模块还分别连接上拉节点p；

所述第二降噪模块还包括第七晶体管m7，所述第七晶体管m7用于在上拉节点p的控制下，通过低电平端vgl的输入信号下拉第二降噪节点b的电位；

所述第一降噪模块还包括第六晶体管m6，所述第六晶体管m6用于在上拉节点p的控制下，通过低电平端vgl的输入信号下拉第一降噪节点a的电位。

优选的，所述输出模块包括第十晶体管m10和第一电容c1；所述第十晶体管m10的控制端连接上拉节点p，第一端连接第一时钟信号端ck，第二端连接信号输出端gout；所述第一电容c1的第一端连接上拉节点p，第二端连接信号输出端gout。

优选的，所述输入模块包括上拉模块；所述上拉模块连接信号输入端stv、直流信号端dh、和上拉节点p，用于在信号输入端stv的控制下，通过直流信号端dh的高电平输入信号上拉上拉节点p的电位；所述输入模块还包括下拉模块；所述下拉模块连接复位端rst、直流信号端dl、和上拉节点p，用于在复位端rst的控制下，通过直流信号端dl的低电平输入信号下拉上拉节点p的电位。

优选的，所述复位模块包括第九晶体管m9，所述第九晶体管m9用于在第二时钟信号端ckb的控制下，通过低电平端vgl的输入信号下拉信号输出端gout的电位。

优选的，所述复位模块包括第九晶体管m9，所述第九晶体管m9用于在复位端rst的控制下，通过低电平端vgl的输入信号下拉信号输出端gout的电位。

本申请还提供了一种goa驱动电路的驱动方法，包括如上所述的goa驱动电路，所述方法包括：

在第一阶段，信号输入端stv为高电平，第一时钟信号端ck为低电平：第二时钟信号端ckb为高电平；在上拉模块信号输入端stv的控制下，上拉节点p的电位被提升到vgh以下；第一降噪节点a、第二降噪节点b均为低电平；复位模块，在第二时钟信号端ckb的控制下，通过低电平端vgl的输入信号下拉信号输出端gout的电位，信号输出端gout输出低电平；

在第二阶段，第一时钟信号端ck为高电平，第二时钟信号端ckb为低电平：上拉节点p的电位由于第十晶体管m10的耦合作用被提升至30v以上，并控制第十晶体管m10导通，信号输出端gout输出高电平；在上拉节点p的控制下，第六晶体管m6、第七晶体管m7导通，第一降噪节点a、第二降噪节点b被低电平端vgl的输入信号拉低至vgl；同时，信号输出端gout输出的信号作为下一级单元的信号输入端stv信号；

在第三阶段，第一时钟信号端ck为低电平，第二时钟信号端ckb为高电平：复位模块导通，信号输出端gout被低电平端vgl的输入信号下拉输出低电平；同时，下一级单元的信号输出端gout输出的高电平作为复位端rst的输入信号，使上拉节点p的电位被拉低至vgl，第一降噪节点a、第二降噪节点b继续保持低点位；

在第四阶段，第一时钟信号端ck为高电平，第二时钟信号端ckb为低电平：第四晶体管m4和第五晶体管m5在第一时钟信号端ck的控制下开启，第一降噪节点a、第二降噪节点b被提高至接近vgh，上拉节点p的电位处于低电平，信号输出端gout维持低电平；

在第五阶段，第一时钟信号端ck为低电平，第二时钟信号端ckb为高电平：由于第四晶体管m4和第五晶体管m5的电容耦合效应，第二降噪节点b的电位比vgl高一点，第一降噪节点a的电位由于第四晶体管m4的隔断维持在vgl水准，上拉节点p继续处于低电平，信号输出端gout继续维持低电平；

在下一帧的信号输入端stv信号到来之前，循环第四阶段和第五阶段的过程。

优选的，所述复位模块控制端的第二时钟信号端ckb被替换为复位端rst。

本申请还提供了一种显示装置，包括如上所述的goa驱动电路。

与现有技术相比，本发明具有以下有益效果：

本发明去除了常规的电容耦合放电模块，通过第四晶体管m4和第五晶体管m5“串联的自开启结构”，实现双态的放电设计，使goa驱动电路在信号输出端gout输出高电平信号之后，上拉结点p电位被拉低时，在第一时钟信号端ck高电平时，第一降噪节点a、第二降噪节点b两点的电位由于第四晶体管m4和第五晶体管m5的开启被提高至接近vgh；而在第一时钟信号端ck为低电平时，第四晶体管m4和第五晶体管m5关闭，第二降噪节点b的电位由于第四晶体管m4和第五晶体管m5自身的电容耦合效应，会比vgl高一点；而a点由于第四晶体管m4的隔断，基本维持会在vgl水准。这样，很好的保证了第一降噪节点a的电位基本维持在vgh或vgl水平，更好的控制第三晶体管m3的栅压，加强第一降噪节点a对上拉节点p的降噪能力，增加goa的稳定性；同时运用第二降噪节点b再对信号输出端gout进行二次降噪声，进一步提高了输出质量。

附图说明

图1为本发明实施例一所提供的一种低噪声的goa驱动电路的结构示意图；

图2为图1所示的goa驱动电路的部分时序图；

图3为本发明实施例二所提供的一种低噪声的goa驱动电路的结构示意图；

图4为图1所示的goa驱动电路的降噪节点a与现有技术的降噪节点a的电位对比图。

附图标注：

11-上拉模块、12-下拉模块、20-输出模块、30-复位模块、41-第一降噪模块、42-第二降噪模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

参见图1~2所示，本发明实施例提供了一种低噪声的goa驱动电路。

图1是本发明第一实施例的低噪声goa驱动电路的结构示意图，示意出了其中一级goa驱动单元的结构。实际上goa驱动电路，包括级联的多个goa驱动单元。

本发明实施例提供的一种低噪声的goa驱动电路，包括输入模块、输出模块20、复位模块30、和降噪模块。

输入模块的输出端连接上拉节点p。

输出模块20连接上拉节点p、第一时钟信号端ck、信号输出端gout、以及复位模块30。输出模块20在上拉节点p的控制下，将第一时钟信号端ck的输入信号通过所述信号输出端gout输出。

降噪模块包括第一降噪模块41和第二降噪模块42。

其中，第二降噪模块42连接第一时钟信号端ck、信号输出端gout、以及低电平端vgl。第二降噪模块42包括第二降噪节点b，第二降噪模块42在第二降噪节点b的控制下，通过低电平端vgl的输入信号对信号输出端gout进行降噪。具体的，第二降噪模块42包括第八晶体管m8，第八晶体管m8的控制端连接第二降噪节点b，第一端连接低电平端vgl，第二端连接信号输出端gout，用于在第二降噪节点b的控制下，通过低电平端vgl的输入信号对信号输出端gout进行降噪。晶体管tft的控制端即晶体管的栅极，下同。

第二降噪模块42还包括第五晶体管m5，第五晶体管m5的输出端（第二端）连接第二降噪节点b，第五晶体管m5的输入端（第一端）和控制端均连接第一时钟信号端ck，第五晶体管m5用于在第一时钟信号端ck的控制下导通，并上拉第二降噪节点b的电位。

其中，第一降噪模块41连接第一时钟信号端ck、以及低电平端vgl；第一降噪模块41包括第一降噪节点a；第一降噪模块41在第一降噪节点a的控制下，通过低电平端vgl的输入信号对上拉节点p进行降噪。具体的，第一降噪模块41包括第三晶体管m3，第三晶体管m3的控制端连接第一降噪节点a，第一端连接低电平端vgl，第二端连接上拉节点p，用于在第一降噪节点a的控制下，通过低电平端vgl的输入信号对上拉节点p进行降噪；

第一降噪模块41还包括第四晶体管m4，第四晶体管m4的控制端连接第五晶体管m5的输出端，第四晶体管m4的输入端（第一端）连接第一时钟信号端ck，第四晶体管m4的输出端（第二端）连接第一降噪节点a。第四晶体管m4和第五晶体管m5组成了串联的自开启结构。第四晶体管m4用于在第五晶体管m5输出端的信号控制下，上拉第一降噪节点a的电位。

第一降噪模块41和第二降噪模块42还分别连接上拉节点p。第二降噪模块42还包括第七晶体管m7。第七晶体管m7的控制端连接上拉节点p，第一端连接低电平端vgl，第二端连接第二降噪节点b，第七晶体管m7用于在上拉节点p的控制下，通过低电平端vgl的输入信号下拉第二降噪节点b的电位。第一降噪模块41还包括第六晶体管m6，第六晶体管m6的控制端连接上拉节点p，第一端连接低电平端vgl，第二端连接第一降噪节点a，第六晶体管m6用于在上拉节点p的控制下，通过低电平端vgl的输入信号下拉第一降噪节点a的电位。

输出模块20包括第十晶体管m10和第一电容c1。第十晶体管m10的控制端连接上拉节点p，第十晶体管m10的第一端连接第一时钟信号端ck，第十晶体管m10的第二端连接信号输出端gout。第一电容c1的第一端连接上拉节点p，第二端连接信号输出端gout。

输入模块包括上拉模块11。上拉模块11包括第一晶体管m1，所述第一晶体管m1的控制端连接信号输入端stv，上拉模块11的第一端连接直流信号端dh，第二端连接上拉节点p。上拉模块11用于在信号输入端stv的控制下，通过直流信号端dh的高电平输入信号上拉上拉节点p的电位。

输入模块包括下拉模块12。下拉模块12包括第二晶体管m2，所述第二晶体管m2的控制端连接复位端rst，下拉模块12的第一端连接直流信号端dl，第二端连接上拉节点p。下拉模块12用于在复位端rst的控制下，通过直流信号端dl的低电平输入信号下拉上拉节点p的电位。

在本实施例中，复位模块30包括第九晶体管m9，所述第九晶体管m9的控制端连接第二时钟信号端ckb，第一端连接低电平端vgl，第二端连接信号输出端gout。复位模块30用于在第二时钟信号端ckb的控制下，通过低电平端vgl的输入信号下拉信号输出端gout的电位。

本实施例的一种goa驱动电路，其驱动方法如下：

在第一阶段t1，信号输入端stv为高电平，第一时钟信号端ck为低电平，第二时钟信号端ckb为高电平：在上拉模块11信号输入端stv的控制下，上拉节点p的电位被提升到vgh以下；复位模块30，在第二时钟信号端ckb的控制下，通过低电平端vgl的输入信号下拉信号输出端gout的电位，输出模块20的信号输出端gout输出低电平；第一降噪节点a、第二降噪节点b均为低电平；

在第二阶段t2，第一时钟信号端ck为高电平，第二时钟信号端ckb为低电平：上拉节点p的电位由于第十晶体管m10的耦合作用被进一步提升至30v以上，上拉节点p控制第十晶体管m10导通，使输出模块20的信号输出端gout输出高电平；在上拉节点p的控制下，第六晶体管m6、第七晶体管m7导通，第一降噪节点a、第二降噪节点b被低电平端vgl的输入信号拉低至vgl；同时，输出模块20的信号输出端gout输出的信号作为下一级单元的信号输入端stv信号；

在第三阶段t3，第一时钟信号端ck为低电平，第二时钟信号端ckb为高电平：复位模块30导通，输出模块20的信号输出端gout被低电平端vgl的输入信号下拉并输出低电平；同时，下一级单元的信号输出端gout输出的高电平作为复位端rst的输入信号，使上拉节点p的电位被拉低至vgl，第一降噪节点a、第二降噪节点b继续保持低点位；

在第四阶段t4，第一时钟信号端ck为高电平，第二时钟信号端ckb为低电平：第四晶体管m4和第五晶体管m5在第一时钟信号端ck的控制下开启，第一降噪节点a、第二降噪节点b被提高至接近vgh，上拉节点p的电位处于低电平，输出模块20的信号输出端gout维持低电平；

在第五阶段t5，第一时钟信号端ck为低电平，第二时钟信号端ckb为高电平：由于第四晶体管m4和第五晶体管m5的电容耦合效应，第二降噪节点b的电位比vgl高一点，第一降噪节点a的电位由于第四晶体管m4的隔断维持在vgl水准；上拉节点p继续处于低电平，输出模块20的信号输出端gout继续维持低电平；

在下一帧的信号输入端stv信号到来之前，循环第四阶段t4和第五阶段t5的过程。

本发明的低噪声的goa驱动电路，去除了常规的电容耦合放电模块，通过第四晶体管m4和第五晶体管m5组成了“串联的自开启结构”，实现双态的放电设计。使goa驱动电路在信号输出端gout输出高电平之后，第一时钟信号端ck高电平时，第一降噪节点a、第二降噪节点b两点的电位由于第四晶体管m4和第五晶体管m5的开启被提高至接近vgh。而在第一时钟信号端ck为低电平时，第四晶体管m4和第五晶体管m5关闭，第二降噪节点b的电位由于第四晶体管m4和第五晶体管m5自身的电容耦合效应，会比vgl高一点；而a点由于第四晶体管m4的隔断，基本维持会在vgl水准。这样，很好的保证了第一降噪节点a的电位基本维持在vgh或vgl水平，使第一降噪节点a可以更好的控制第三晶体管m3的栅压，加强第一降噪节点a对上拉节点p的降噪能力，增加goa的稳定性。同时运用第二降噪节点b再对信号输出端gout进行二次降噪声，进一步提高了输出质量。

实施例二

与实施例一不同的是，在本实施例中，仅包含第一时钟信号端ck，而不包含第二时钟信号端ckb，本实施例的低噪声的goa驱动电路为单时钟信号应用，可减少时钟信号线数，电路的结构示意图如图3所示。复位模块m10控制端的第二时钟信号端ckb被替换为复位端rst。复位模块30用于在复位端rst输入信号的控制下，通过低电平端vgl的输入信号下拉信号输出端gout的电位。

在信号输出端gout输出高电平后，复位端rst除了复位上拉节点p之外，还会直接对信号输出端gout进行放电，减少gout拉低时间，但此电路在第一时钟信号端ck为低电平时，信号输出端gout低电平维持没有直接的直流通路，但此时第八晶体管m8、第九晶体管m9、第十晶体管m10的第一端和第二端之间的电压vds基本为0，tft晶体管漏电流较小，信号输出端gout输出波形与实施例一的goa驱动电路几乎没有差异。与实施例一相比较而因，在tft晶体管自身漏电较大情况下，实施例一的goa驱动电路为更加优选的方案。

本实施例二的一种goa驱动电路，其驱动方法基本上同第一实施例所述的驱动方法，与实施例一中驱动方法不同的是，在本实施例中，所述复位模块控制端的第二时钟信号端ckb被替换为复位端rst，复位模块30用于在复位端rst信号的控制下，通过低电平端vgl的输入信号下拉信号输出端gout的电位。

实施例三

本实施例还提供一种显示装置，所述显示装置包括实施例一或实施例二所述的低噪声的goa驱动电路。

与现有技术相比，本发明具有以下有益效果：

本发明的低噪声的goa驱动电路，去除了常规的电容耦合放电模块，通过第四晶体管m4和第五晶体管m5组成了“串联的自开启结构”，实现双态的放电设计。使goa驱动电路在信号输出端gout输出高电平之后，第一时钟信号端ck高电平时，第一降噪节点a、第二降噪节点b两点的电位由于第四晶体管m4和第五晶体管m5的开启被提高至接近vgh。而在第一时钟信号端ck为低电平时，第四晶体管m4和第五晶体管m5关闭，第二降噪节点b的电位由于第四晶体管m4和第五晶体管m5自身的电容耦合效应，会比vgl高一点；而a点由于第四晶体管m4的隔断，基本维持会在vgl水准。这样，很好的保证了第一降噪节点a的电位基本维持在vgh或vgl水平，使第一降噪节点a可以更好的控制第三晶体管m3的栅压，加强第一降噪节点a对上拉节点p的降噪能力，增加goa的稳定性。同时运用第二降噪节点b再对信号输出端gout进行二次降噪声，进一步提高了输出质量。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进或变换都应属于本发明所附权利要求的保护范围之内。