扫描驱动单元

本公开的各种实施方式涉及扫描驱动器。

背景技术：

随着信息技术的发展，作为用户与信息之间的连接介质的显示装置的重要性已突显。由于显示装置的重要性，诸如液晶显示(lcd)装置、有机发光显示装置和等离子体显示装置的各种显示装置的使用已增加。

显示装置写入与每个像素对应的数据电压，并允许每个像素发光。每个像素发射具有与写入的数据电压对应的亮度的光。显示的图像可由这些像素的光发射的组合来表示。

扫描驱动器包括多个级电路，级电路中的每个生成用于确定数据电压待被写入的像素的扫描信号。由于各个扫描信号应被传送到多个像素，因此它们具有比其他信号的rc延迟更大的rc延迟。因此，当每个级电路的驱动能力不足时，可能发生扫描信号之间的重叠，并因此可能将错误的数据电压写入像素。

技术实现要素：

技术问题

本公开的各种实施方式涉及扫描驱动器，其中级电路被实现为cmos电路以具有优异的驱动能力。

解决技术问题的手段

根据本公开的实施方式的扫描驱动器可包括多个级电路，其中所述多个级电路中的每个可包括第一晶体管和电容器，其中所述第一晶体管的第一电极联接至第一节点，所述第一晶体管的第二电极联接至输入进位线，并且所述第一晶体管的栅电极联接至第一时钟线，其中所述电容器的第一电极联接至所述第一节点，并且所述电容器的第二电极联接至第二节点，其中所述第二节点联接至输出进位线，以及其中所述第二节点联接至第一电源电压线和第二电源电压线中的任一个。

所述扫描驱动器还可包括第二晶体管，其中，所述第二晶体管的第一电极联接至所述第二节点，所述第二晶体管的第二电极联接至所述第二电源电压线，并且所述第二晶体管的栅电极联接至第二时钟线。

所述扫描驱动器还可包括第三晶体管，其中，所述第三晶体管的第一电极联接至所述第一电源电压线，所述第三晶体管的第二电极联接至所述第二节点，并且所述第三晶体管的栅电极联接至第三节点。

所述扫描驱动器还可包括第四晶体管，其中，所述第四晶体管的第一电极联接至所述第二节点，所述第四晶体管的第二电极联接至所述第二电源电压线，并且所述第四晶体管的栅电极联接至所述第三节点。

所述扫描驱动器还可包括第五晶体管，其中，所述第五晶体管的第一电极联接至所述第一电源电压线，所述第五晶体管的第二电极联接至所述第三节点，并且所述第五晶体管的栅电极联接至所述第一节点。

所述扫描驱动器还可包括第六晶体管，其中，所述第六晶体管的第一电极联接至所述第三节点，所述第六晶体管的第二电极联接至所述第二时钟线，并且所述第六晶体管的栅电极联接至所述第一节点。

所述第一晶体管、所述第三晶体管和所述第五晶体管可为p型晶体管，并且所述第二晶体管、所述第四晶体管和所述第六晶体管可为n型晶体管。

所述扫描驱动器还可包括第一反相器，其中，所述第一反相器的输入端子联接至所述第二节点并且所述第一反相器的输出端子联接至扫描线。

所述扫描驱动器还可包括第二反相器，其中，所述第二反相器的输入端子联接至所述扫描线并且所述第二反相器的输出端子联接至反相扫描线。

施加到所述第一时钟线的第一时钟信号的脉冲可与施加到所述第二时钟线的第二时钟信号的脉冲在时间上不重叠。

发明效果

因为级电路被实现为cmos电路，因此根据本公开的扫描驱动器具有优异的驱动能力。

附图说明

图1是示出根据本公开的实施方式的显示装置的示图。

图2是示出根据本公开的实施方式的扫描驱动器的示图。

图3是示出根据本公开的实施方式的级电路的示图。

图4是示出驱动图3的级电路的方法的示图。

图5是示出根据本公开的实施方式的像素的示图。

图6是示出驱动图5的像素的方法的示图。

图7是示出根据本公开的实施方式的显示装置的示图。

图8是示出根据本公开的另一实施方式的扫描驱动器的示图。

图9是示出根据本公开的另一实施方式的级电路的示图。

图10是示出驱动图9的级电路的方法的示图。

图11是示出根据本公开的另一实施方式的像素的示图。

图12是示出驱动图11的像素的方法的示图。

具体实施方式

在下文中，将参照附图对本公开的实施方式进行详细描述，以使得本领域技术人员能够容易地实现本公开。本公开可以以不限于下面的实施方式的各种不同的形式来实施。

此外，在附图中将省略与本公开不相关的部分，以更清楚地解释本公开。应参照在所有不同的附图中使用类似的附图标记指代类似的部件的附图。因此，在之前的附图中描述的附图标记可在其它附图中使用。

此外，由于为了描述的便利而在附图中任意地指示了相应部件的尺寸和厚度，因此本公开不受附图的限制。可夸大附图中的部件的尺寸、厚度等，以使多个不同的层和区域的描述清楚。

图1是示出根据本公开的实施方式的显示装置的示图。

参照图1，根据本公开的实施方式的显示装置9包括时序控制器10、像素部件20、数据驱动器30、扫描驱动器40和发射控制驱动器50。

时序控制器10根据显示装置9的规格来转换从处理器(例如，应用处理器)供给的控制信号和图像信号，并将所需的控制信号和所需的图像信号供给到数据驱动器30、扫描驱动器40和发射控制驱动器50。

像素部件20可包括像素px11、px12、…、px1m、px21、px22、…、px2m、…、pxn1、pxn2、…、pxnm。像素中的每个可联接至与其对应的数据线和扫描线。每个像素可响应于从相应的扫描线接收的扫描信号，从相应的数据线接收数据电压。每个像素可响应于从相应的发射控制线接收的发射控制信号来发射具有与数据电压对应的亮度的光。每个像素可联接至第一驱动电压线evldd、第二驱动电压线elvss和初始化电压线vint，并且然后可被供给所需的电压。

数据驱动器30可从时序控制器10接收控制信号和图像信号，并且然后可生成待供给到数据线d1、d2、…、dm的数据电压。基于像素行生成的数据电压可同时施加到数据线d1、d2、…、dm。

扫描驱动器40从时序控制器10接收控制信号，并且然后生成待供给到扫描线s0、s1、s2、…、sn的扫描信号。稍后将参照图2详细描述根据实施方式的扫描驱动器40。

发射控制驱动器50可通过发射控制线e1、e2、…、en来供给用于确定像素px11、px12、…、px1m、px21、px22、…、px2m、…、pxn1、pxn2、…、pxnm的发射时段的发射控制信号。例如，每个像素可包括发射控制晶体管，并且根据发射控制晶体管的导通/截止操作来确定电流是否将流入有机发光二极管，并因此可执行发射控制。根据实施方式，发射控制驱动器50可配置为使各个像素行顺序地发射光的顺序发射类型，并且根据其他实施方式，发射控制驱动器50可配置为使所有像素行同时发射光的同时发射类型。

图2是示出根据本公开的实施方式的扫描驱动器的示图。

参照图2，根据实施方式的扫描驱动器40包括级电路st0、st1、st2、st3、…。

各个级电路联接至第一时钟线clk1、第二时钟线clk2、第一电源电压线vgh、第二电源电压线vgl、相应的进位线cr0、cr1、cr2、cr3、…和相应的扫描线s0、s1、s2、s3、…。但是，第一级电路st0因为其中不存在输入进位线而联接至起始信号线flm。

高电压被施加到第一电源电压线vgh，并且比第一电源电压线vgh的电压低的电压被施加到第二电源电压线vgl。在第一时段处生成脉冲的第一时钟信号可被施加到第一时钟线clk1。在第二时段处生成脉冲的第二时钟信号可被施加到第二时钟线clk2。脉冲可为具有低电平的下降脉冲。第一时段和第二时段可彼此相等。这里，第一时钟信号的脉冲和第二时钟信号的脉冲可在时间上彼此不重叠。

当通过联接至第一级电路st0的起始信号线flm施加起始脉冲时，级电路st0将由内部操作生成的进位信号输出到进位线cr0，并将扫描信号输出到扫描线s0。

当通过联接至下一级电路st1的进位线cr0施加进位信号时，级电路st1将由内部操作生成的进位信号输出到进位线cr1，并将扫描信号输出到扫描线s1。

该操作由接下来的级电路st2、st3、…重复执行。

由于级电路st0、st1、st2、st3、…具有实质上相同的内部结构，因此将在提供任意第i级电路的假设下进行描述。

图3是示出根据本公开的实施方式的级电路的示图。

参照图3，根据实施方式，级电路sti可选择性地包括晶体管t1、t2、t3、t4、t5和t6、电容器c1和反相器inv1。

第一晶体管t1可在其第一电极处联接至第一节点n1，在其第二电极处联接至输入进位线cr(i-1)，并且在其栅电极处联接至第一时钟线clk1。

电容器c1可在其第一电极处联接至第一节点n1，并且在其第二电极处联接至第二节点n2。

第二节点n2可联接至输出进位线cri。第二节点n2可联接至第一电源电压线vgh和第二电源电压线vgl中的一个。

第二晶体管t2可在其第一电极处联接至第二节点n2，在其第二电极处联接至第二电源电压线vgl，并且在其栅电极处联接至第二时钟线clk2。

第三晶体管t3可在其第一电极处联接至第一电源电压线vgh，在其第二电极处联接至第二节点n2，并且在其栅电极处联接至第三节点n3。

第四晶体管t4可在其第一电极处联接至第二节点n2，在其第二电极处联接至第二电源电压线vgl，并且在其栅电极处联接至第三节点n3。

第五晶体管t5可在其第一电极处联接至第一电源电压线vgh，在其第二电极处联接至第三节点n3，并且在其栅电极处联接至第一节点n1。

第六晶体管t6可在其第一电极处联接至第三节点n3，在其第二电极处联接至第二时钟线clk2，并且在其栅电极处联接至第一节点n1。

第一反相器inv1可在其输入端子处联接至第二节点n2，并且在其输出端子处联接至扫描线si。

第一晶体管t1、第三晶体管t3和第五晶体管t5可为p型晶体管，并且第二晶体管t2、第四晶体管t4和第六晶体管t6可为n型晶体管。

术语“p型晶体管”通常指代当栅电极与源电极之间的电压差在负方向上增加时，增加的电流量流过的晶体管。术语“n型晶体管”通常指代当栅电极与源电极之间的电压差在正方向上增加时，增加的电流量流过的晶体管。每个晶体管可实现为各种类型的晶体管中的任一种，诸如薄膜晶体管(tft)、场效应晶体管(fet)和双极结型晶体管(bjt)。

根据本实施方式，第三晶体管t3和第四晶体管t4可用cmos类型实现，第五晶体管t5和第六晶体管t6可用cmos类型实现，并且第一反相器inv1可用cmos类型实现。在各个cmos类型中，p型晶体管t3、t5、…负责并执行上拉功能，并且n型晶体管t4、t6、…负责并执行下拉功能，并因此电流驱动能力比仅由p型晶体管或仅由n型晶体管组成的现有级电路的电流驱动能力更好。此外，由于可减小缓冲晶体管的沟道宽度，因此存在电路面积和功耗可降低的优势。

图4是示出驱动图3的级电路的方法的示图。

参照图4，示出了被施加到第一时钟信号线clk1的第一时钟信号、被施加到第二时钟信号线clk2的第二时钟信号、被施加到输入进位线cr(i-1)的输入进位信号、被施加到输出进位线cri的输出进位信号以及被施加到扫描线si的扫描信号。被施加到扫描线s(i+1)的下一扫描信号被示出以用于时序比较。

在时段p1期间，第一时钟信号处于低电平，并且第二时钟信号处于高电平。也即，在第一时钟信号中生成下降脉冲。此时，输入进位信号处于高电平。

因此，第一晶体管t1响应于第一时钟信号而导通，并且第一节点n1响应于输入进位信号被充电到高电平。另外，由于响应于第二时钟信号，第二晶体管t2导通并且第二节点n2联接至第二电源电压线vgl，因此第二节点n2被充电到低电平。

因此，在时段p1期间，扫描信号保持在高电平并且输出进位信号保持在低电平。

在时段p2期间，第一时钟信号转变为高电平，并因此第一晶体管t1截止。这里，第一节点n1的电压由在电容器c1和第二电源电压线vgl中存储的电压维持，并且然后保持在高电平。

在时段p3期间，第一时钟信号处于高电平，并且第二时钟信号处于低电平。也即，在第二时钟信号中生成下降脉冲。

当前，响应于第一节点n1的高电平电压，第六晶体管t6处于导通状态。因此，低电平的第二时钟信号被施加到第三节点n3，并因此第三晶体管t3导通。通过导通的第三晶体管t3，第一电源电压线vgh联接至第二节点n2，并且第二节点n2被充电到高电平。

因此，在时段p3期间，扫描信号转变为低电平，并且输出进位信号转变为高电平。也即，在扫描信号中生成下降脉冲，并且在输出进位信号中生成上升脉冲。

在时段p4期间，第二时钟信号转变为高电平，并因此第二晶体管t2导通并且第二节点n2联接至第二电源电压线vgl。因此，第二节点n2被充电到低电平，并且第一节点n1的电压也由于电容器c1引起的耦合而转变为低电平。

因此，在时段p4期间，扫描信号转变为高电平，并且输出进位信号转变为低电平。

在时段p5期间，第一时钟信号处于低电平，并且第二时钟信号处于高电平。也即，在第一时钟信号中生成下降脉冲。

但是，与在时段p1中不同，输入进位信号处于低电平。因此，第一节点n1被充电到低电平。

在时段p6期间，第一时钟信号处于高电平并且第二时钟信号处于低电平。也即，在第二时钟信号中生成下降脉冲。

但是，此时，与在时段p3中不同，响应于第一节点n1的低电平电压，第六晶体管t6处于截止状态。因此，低电平的第二时钟信号不能被施加到第三节点n3，并因此第三晶体管t3保持在截止状态。因此，未联接至第一电源电压线vgh的第二节点n2保持在低电平。

因此，在时段p6期间，扫描信号保持在高电平并且输出进位信号保持在低电平。

图5是示出根据本公开的实施方式的像素的示图。

参照图5，像素pxij可包括晶体管m1、m2、m3、m4、m5、m6和m7、存储电容器cst1和有机发光二极管oled1。晶体管m1到m7可为p型晶体管。

存储电容器cst1可在其第一电极处联接至第一驱动电压线elvdd，并且在其第二电极处联接至晶体管m1的栅电极。

晶体管m1可在其第一电极处联接至晶体管m5的第二电极，在其第二电极处联接至晶体管m6的第一电极，并且在其栅电极处联接至存储电容器cst1的第二电极。晶体管m1可被称为驱动晶体管。晶体管m1根据其栅电极与源电极之间的电位差来确定在第一驱动电压线elvdd与第二驱动电压线elvss之间流动的驱动电流的量。

晶体管m2可在其第一电极处联接至数据线dj，在其第二电极处联接至晶体管m1的第一电极，并且在其栅电极处联接至扫描线si。晶体管m2可被称为扫描晶体管。当具有导通电平的扫描信号被施加到扫描线si时，晶体管m2将数据线dj的数据电压输入到像素pxij。

晶体管m3在其第一电极处联接至晶体管m1的第二电极，在其第二电极处联接至晶体管m1的栅电极，并且在其栅电极处联接至扫描线si。当具有导通电平的扫描信号被施加到扫描线si时，晶体管m3允许晶体管m1以二极管的形式联接。

晶体管m4在其第一电极处联接至晶体管m1的栅电极，在其第二电极处联接至初始化电压线vint，并且在其栅电极处联接至扫描线s(i-1)。在其它实施方式中，晶体管m4的栅电极可联接至另一扫描线。当具有导通电平的扫描信号被施加到扫描线s(i-1)时，晶体管m4通过将初始化电压vint传送到晶体管m1的栅电极来初始化晶体管m1的栅电极中的电荷量。

晶体管m5在其第一电极处联接至第一驱动电压线elvdd，在其第二电极处联接至晶体管m1的第一电极，并且在其栅电极处联接至发射控制线ei。晶体管m6在其第一电极处联接至晶体管m1的第二电极，在其第二电极处联接至有机发光二极管oeld1的阳极，并且在其栅电极处联接至发射控制线ei。晶体管m5和m6中的每一个可被称为发射控制晶体管。当具有导通电平的发射控制信号被施加到晶体管m5和m6时，晶体管m5和m6在第一驱动电压线elvdd与第二驱动电压线elvss之间形成驱动电流路径，从而允许有机发光二极管oeld1发光。

晶体管m7在其第一电极处联接至有机发光二极管oled1的阳极，在其第二电极处联接至初始化电压线vint，并且在其栅电极处联接至扫描线si。在其它实施方式中，晶体管m7的栅电极可联接至另一扫描线。当具有导通电平的扫描信号被施加到晶体管m7时，晶体管m7通过将初始化电压传送到有机发光二极管oled1的阳极来初始化在有机发光二极管oeld1中累积的电荷量。

有机发光二极管oled1可在其阳极处联接至晶体管m6的第二电极，并且在其阴极处联接至第二驱动电压线elvss。

图6是示出驱动图5的像素的方法的示图。

在时段pp1期间，用于前一像素行的数据电压data(i-1)j被施加到数据线dj，并且具有导通电平(低电平)的扫描信号被施加到扫描线s(i-1)。

由于具有截止电平(高电平)的扫描信号被施加到扫描线si，因此晶体管m2处于截止状态，并且防止了用于前一像素行的数据电压data(i-1)j被输入到像素pxij中。

此时，由于晶体管m4处于导通状态，因此初始化电压被施加到晶体管m1的栅电极，并因此对电荷量进行初始化。由于具有截止电平的发射控制信号被施加到发射控制线ei，因此晶体管m5和m6处于截止状态，并且防止了由于施加初始化电压vint的过程而导致的有机发光二极管oled1的不必要发射。

在时段pp2期间，用于当前像素行的数据电压dataij被施加到数据线dj，并且具有导通电平的扫描信号被施加到扫描线si。因此，晶体管m2、m1和m3导通，并因此数据线dj和晶体管m1的栅电极彼此电联接。因此，数据电压dataij被施加到存储电容器cst1的第二电极，并且存储电容器cst1累积与第一驱动电压线elvdd的电压和数据电压dataij之间的差对应的电荷量。

此时，由于晶体管m7处于导通状态，因此初始化电压vint被施加到有机发光二极管oled1的阳极，并且有机发光二极管oeld1被预充电或初始化为与初始化电压和第二驱动电压线elvss的电压之间的差对应的电荷量。

当在时段pp2之后将具有导通电平的发射控制信号施加到发射控制线ei时，晶体管m5和m6导通，并且根据存储电容器cst1中累积的电荷量来调整经过晶体管m1的驱动电流的量，并因此驱动电流流过有机发光二极管oled1。有机发光二极管oled1发光直到具有截止电平的发射控制信号被施加到发射控制线ei。

图7是示出根据本公开的另一实施方式的显示装置的示图。

参照图7，根据本公开的另一实施方式的显示装置9'包括时序控制器10、像素部件20'、数据驱动器30、扫描驱动器40'和发射控制驱动器50。

由于与图1的显示装置9相比，除了像素部件20'和扫描驱动器40'的配置之外，显示装置9'与显示装置9实质上相同，因此将省略对其的重复描述。

对于任意像素行，像素部件20'和扫描驱动器40'通过扫描线s1、s2、…、sn和反相扫描线sb0、sb1、…、sbn彼此联接。因此，下面将参照图8和后续附图来描述已改变的像素部件20'的像素结构和扫描驱动器40'的级电路结构。

图8是示出根据本公开的另一实施方式的扫描驱动器的示图。

参照图8，扫描驱动器40'包括级电路st0'、st1'、st2'、st3'、…。

由于除了扫描驱动器40'还联接至反相扫描线sb0、sb1、sb2、sb3、…之外，扫描驱动器40'与图2的扫描驱动器40相同，因此将省略对其的重复描述。

扫描驱动器40'的每一级除了相应的扫描线之外，还设置有反相扫描线作为输出线。根据实施方式，第一级电路st0'的扫描线也可仅用于生成反相扫描信号，而不延伸到像素部件20'。根据每个像素所需的信号，可不同地配置各个输出线的利用。

图9是示出根据本公开的另一实施方式的级电路的示图。

参照图9，级电路sti'可包括晶体管t1到t6、电容器c1、第一反相器inv1和第二反相器inv2。

第二反相器inv2可在其输入端子处联接至扫描线si，并且在其输出端子处联接至反相扫描线sbi。

由于级电路sti'的其它部件与图3的级电路sti的那些部件实质上相同，因此将省略对其的重复描述。

图10是示出驱动图9的级电路的方法的示图。

参照图1，示出了被施加到第一时钟信号线clk1的第一时钟信号、被施加到第二时钟信号线clk2的第二时钟信号、被施加到输入进位线cr(i-1)的输入进位信号、被施加到输出进位线cri的输出进位信号、被施加到扫描线si的扫描信号以及被施加到反相扫描线sbi的反相扫描信号。被施加到扫描线s(i+1)的下一扫描信号和被施加到反相扫描线sb(i+1)的下一反相扫描信号被示出以用于时序比较。

由于图10的驱动方法与图4的驱动方法实质上相同，因此将省略对其的重复描述。

图11是示出根据本公开的另一实施方式的像素的示图，并且图12是示出驱动图11的像素的方法的示图。

参照图11，像素pxij'包括晶体管m1、m2、m3、m4'、m5、m6和m7'、存储电容器cst1和有机发光二极管oled1。

与图5的像素pxij相比，除了晶体管m4'和m7'之外，像素pxij'具有实质上相同的配置，并因此将省略对其的重复描述。

晶体管m4'可实现为n型晶体管。晶体管m4'的栅电极可联接至反相扫描线sb(i-1)。

晶体管m7'可实现为n型晶体管。晶体管m7'的栅电极可联接至反相扫描线sbi。

例如，晶体管m4'和m7'的沟道可由氧化物半导体形成，并因此流入初始化电压线vint的漏电流可最小化。

参照图12，晶体管m1、m2、m3、m4'、m5、m6和m7'的导通时间和截止时间与根据第一实施方式的晶体管m1、m2、m3、m4、m5、m6和m7的导通时间和截止时间实质上相同。因此，这里将省略重复的描述。

已参照的附图和本公开的详细描述对于本公开仅是示例性的，并且仅旨在描述本公开，而非限制权利要求中描述的本公开的含义或限制其范围。因此，本领域技术人员将理解，可从这些实施方式实现各种修改和其它实施方式。因此，本公开的范围应由随附的权利要求书的技术精神来限定。