一种像素驱动电路、像素驱动方法及显示装置与流程

本申请涉及显示技术，尤其涉及一种像素驱动电路、像素驱动方法及显示装置。

背景技术：

随着液晶显示器(liquidcrystaldisplay，lcd)显示技术的不断发展，人们对显示器显示质量及性能的要求越来越高，而决定显示器显示性能的一个重要因素就是显示器内部像素的电路设计及排布。

现有像素驱动电路设计方案中，一行像素中每三个像素(r、g、b像素)对同一个source信号分时复用，在一个门控时间内分别对r、g、b像素充电，每一个像素充电时间约为一个门控时间的1/3，对于高频显示而言，像素充电不足容易引起的显示异常，因此，lcd中像素充电不足问题亟待解决。

技术实现要素：

为解决上述技术问题，本申请实施例期望提供一种像素驱动电路、像素驱动方法及显示装置。

本申请的技术方案是这样实现的：

第一方面，本申请提供了一种像素驱动电路，所述像素驱动电路包括：第一控制单元、第二控制单元和信号源；

所述第一控制单元与像素阵列相连，所述第一控制单元输出第一控制信号，所述第一控制信号用于从所述像素阵列的m行像素中选通m行像素，其中，m和m均取大于1的整数；

所述第二控制单元输出第二控制信号，所述第二控制信号用于在所述m行像素选通时，从所述m行像素的n列像素中选通n列像素，使所述信号源同时对选通的所述n列像素进行充电，其中，n和n均取大于0的整数。

第二方面，本申请提供了一种像素驱动方法，该像素驱动方法用于驱动前述像素驱动电路，该方法包括：

通过所述第一控制单元输出第一控制信号；

基于所述第一控制信号从所述像素阵列的m行像素中选通m行像素，其中，m和m均取大于1的整数；

通过所述第二控制单元输出第二控制信号；

在所述m行像素选通时，基于所述第二控制信号从所述m行像素的n列像素中选通n列像素；

利用信号源同时对选通的所述n列像素进行充电，其中，n和n均取大于0的整数。

第三方面，本申请提供了一种显示装置，其特征在于，所述显示装置包括像素阵列和前述的像素驱动电路。

本申请实施例中提供了一种像素驱动电路、像素驱动方法及显示装置，该像素驱动电路包括：第一控制单元、第二控制单元和信号源；所述第一控制单元与像素阵列相连，所述第一控制单元输出第一控制信号，所述第一控制信号用于从所述像素阵列的m行像素中选通m行像素，其中，m和m均取大于1的整数；所述第二控制单元输出第二控制信号，所述第二控制信号用于在所述m行像素选通时，从所述m行像素的n列像素中选通n列像素，使所述信号源同时对选通的所述n列像素进行充电，其中，n和n均取大于0的整数。如此，可以实现同一时刻对多行像素进行同时充电，从而延长充电时间，实现显示屏实现高刷新率显示，进一步解决了由于充电不足导致的显示异常，偏色等问题。

附图说明

图1为本申请实施例中像素驱动电路的第一理论结构示意图；

图2为本申请实施例中像素驱动电路的第二理论结构示意图；

图3为本申请实施例中像素驱动电路的第三理论结构示意图；

图4为本申请实施例中像素驱动电路的第四理论结构示意图；

图5为本申请实施例中像素驱动电路的第五理论结构示意图；

图6为本申请实施例中像素驱动方法的流程示意图；

图7为本申请实施例中显示装置的组成结构示意图。

具体实施方式

为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。

本申请实施例提供了一种像素驱动电路，图1为本申请实施例中像素驱动电路的第一理论结构示意图，如图1所示，所述像素驱动电路：第一控制单元11、第二控制单元12和信号源13；

所述第一控制单元11与像素阵列14相连，所述第一控制单元11输出第一控制信号，所述第一控制信号用于从所述像素阵列14的m行像素中选通m行像素，其中，m和m均取大于1的整数，且m小于或者等于m；

所述第二控制单元12输出第二控制信号，所述第二控制信号用于在所述m行像素选通时，从所述m行像素的n列像素中选通n列像素，使所述信号源13同时对选通的所述n列像素进行充电，其中，n和n均取大于0的整数，且n小于或者等于m。

本申请实施例中，像素阵列包括m×n个像素，即m行像素和n列像素，m和n可以相等或不等。像素阵列包括至少一种像素，每一种像素用于吸收不同波长的光信号。其中，同一列像素中包含同一种或不同种像素。这里，像素阵列可以由r、g、b三种像素中的一种或多种组成，r、g、b的排列方式可以为拜耳阵列或者其他阵列形式。本申请实施例对像素阵列的排列方式不做具体限定，任何像素排列方式组成的像素阵列都适用于本申请的像素驱动电路。

这里，m行像素是从m行像素中选取的，m行像素可以是相邻行像素，也可以按照预设的选择方式选择的不相邻的m行像素，不相邻时每行像素等间隔或不等间隔。n列像素是从n列像素中选取的，n列像素可以是相邻列像素，也可以按照预设的选择方式选择的不相邻的n列像素，不相邻时每列像素等间隔或不等间隔。

这里，所述信号源与所述像素阵列相连，用于对所述像素阵列中的像素进行充电。

在一些实施例中，信号源可以同时对多个像素进行充电，比如，信号源中包含至少一个子信号源。多个像素对应一个子信号源，即使用一个子信号源可以为多个像素同时进行充电。这种情况下，需要多个像素的显示场景相同，这样像素的耗电和充电情况也相同，便可以采用一个信号源对这些像素同时充电，可以节省子信号源数量，节约显示装置成本。

在另一些实施例中，信号源中包含多个子信号源，每一个子信号源对应一个像素，用于对该像素进行充电。比如，信号源包含m×n个子信号源，分别对应选通的m行像素中的每一个像素，或者信号源中包含m×n个子信号源，m×n个子信号源分别对应选通的n列像素中m×n个像素，其他未选通列像素可以复用这m×n个子信号源。

具体的，所述驱动电路还包括开关单元，其中，所述开关单元的第一端与所述像素阵列中每一个像素相连，所述开关单元的第二端与所述信号源相连，所述开关单元的控制端与所述第二控制单元相连；所述第二控制单元通过所述控制端控制所述开关单元中子开关的导通与关断，以使所述信号源与所述n列像素之间充电通路导通。

这里，设置开关单元是为了使多个列像素对同一个子信号源进行分时复用，从而减少子信号源的数量，节约显示装置成本。

在一些实施例中，所述开关单元包括n个开关组，每个开关组中包含m个子开关，每个开关组对应一列像素；每个开关组中的m个子开关的第一端分别与对应一列像素中的m个像素相连。

也就是说，像素连接的子开关用于选通充电通路，子开关闭合时充电通路导通，像素连接的子信号源对其进行充电，子开关闭合时充电通路断开，像素连接的子信号源不对其进行充电。

在一些实施例中，所述像素阵列中每n列像素对应的n个开关组中所有子开关的控制端与所述第二控制单元的一个信号输出端相连；其中，不同信号输出端输出的第二控制信号用于控制所连接的n个开关组导通，以选通对应的n列像素。

也就是说，p个信号输出端在不同时段输出的p个第二控制信号，不同时段分别控制对应的n不同开关组导通，从而使信号源对n不同开关组所连接的n列像素进行充电。

在一些实施例中，所述信号源包括n个信号源组，每个信号源组对应一列像素，每个信号源组包含m个子信号源分别对应一列像素中的m个像素；同一列像素对应的开关组和信号源组相连时，开关组中的m个子开关的第二端分别与信号源组中的m个子信号源相连；对选通的所述n列像素进行充电时，所述第二控制单元控制所述n列像素对应的n个开关组导通，使得对应的n个信号源组同时对所述n列像素中对应的像素进行充电。

也就是说，n列像素中每n列像素都复用n个信号源组，每个信号源组中的m个子信号源分别为对应列像素中的m个像素进行充电。

可见，采用上述像素驱动电路可以实现同一时刻对多行像素进行同时充电，从而延长充电时间，实现显示屏实现高刷新率显示，进一步解决了由于充电不足导致的显示异常，偏色等问题。

图2为本申请实施例中像素驱动电路的第二理论结构示意图，如图2所示，假设每两列像素复用一个信号源组，比如m行像素中包含红绿两种像素，当通过第一控制信号(gate1)选通m行像素时，分别通过第二控制信号(ckh1和ckh2)控制2个开关组导通，这里m取3，第一开关组包含的子开关1、子开关2和子开关3，第二开关组包含的子开关4、子开关5和子开关6。信号源组包含子信号源s1、子信号源s2和子信号源s3。gate1信号为行驱动信号，控制某一行每一个像素的充电开关，ckh信号为开关组的控制信号，控制source信号能够输入到对应的像素的电极上去，s信号代表由驱动ic输出的数据电压，由开关组分时复用输入到相应像素上去。

对于图2中所标记像素而言，当gate1电压为高电平，其他gate信号为低电平，ckh1为高电平，ckh2、ckh3为低电平时子开关1、2、3关闭，s1、s2、s3分别对第一列中第1、2、3行红色像素充电，同一列红色像素同时充电。

同理，当gate1电压为高电平，其他gate信号为低电平，ckh2为高电平，ckh1、ckh3为低电平时子开关4、5、6关闭，s1、s2、s3分别对第二列中第1、2、3行绿色像素充电，同一列绿色像素同时充电。

图3为本申请实施例中像素驱动电路的第三理论结构示意图，图3是在图2的基础上增加一列蓝色像素，即每三列像素复用一个信号源组，当通过第一控制信号(gate1)选通m行像素时，分别通过第二控制信号(ckh1、ckh2和ckh3)控制3个开关组导通，这里m取3，第一开关组包含的子开关1、子开关2和子开关3，第二开关组包含的子开关4、子开关5和子开关6，第三开关组包含的子开关7、子开关8和子开关9。红绿蓝三种像素对应一个信号源组，该信号源组包含子信号源s1、子信号源s2和子信号源s3。gate1信号为行驱动信号，控制某一行每一个像素的充电开关，ckh信号为开关组的控制信号，控制source信号能够输入到对应的像素的电极上去，s信号代表由驱动ic输出的数据电压，由开关组分时复用输入到相应像素上去。

对于图3中所标记像素而言，当gate1电压为高电平，其他gate信号为低电平，ckh3为高电平，ckh1、ckh2为低电平时子开关7、8、9闭合，s1、s2、s3分别对第三列中第1、2、3行蓝色像素充电，同一列蓝色像素同时充电。

需要说明的时，可以根据实际情况选择多列像素复用一个信号源组，或者为每一列像素设置一个信号源组。

需要说明的是，每一列像素对应一个开关组，至少两列像素复用一个信号源组，图2和图3为了说明原理示意性的示出了m行两列和m行三列的像素驱动电路，其他像素原理相同。图2和图3中只是给出了子开关的示意图，实际应用中能实现开关控制功能的任何器件均可以应用在本申请像素驱动电路中。

在一些实施例中，子开关为数据选择器。比如，子开关为场效应管，所述场效应管的漏极与像素相连，源极与子信号源相连，栅极与所述第二控制单元相连。

这里，场效应管为n型金属氧化物半导体型场效应管(metaloxidesemiconductor，mos)，当n型场效应管栅极为高电平时，n型场效应管导通，子信号源为像素充电，当n型场效应管栅极为高电平时，n型场效应管关断。实际应用中，还可以根据实际信号源和第二控制单元电压选择p型场效应管作为开关器件。

图4为本申请实施例中像素驱动电路的第四理论结构示意图，如图4所示，每三列像素复用一个信号源组，像素阵列包含m行n列，这里只取出其中六行六列进行举例说明，gate信号为行驱动信号，控制某一行每一个像素的充电开关，gate1选通第1至3行，gate2选通第4至6行，以此类推，ckh(包括ckh1、ckh2和ckh3)信号为开关组的控制信号，分别用于选通红像素列、绿像素列和蓝像素列实现信号源组的分时复用，第二控制信号通过控制数据选择器(multiplexer，mux)，来控制source信号能够输入到对应的像素的电极上去，source信号代表由驱动ic输出的数据电压，由mux开关分时复用输入到相应像素上去。

当通过gate1选通前三行像素时，分别通过ckh1、ckh2和ckh3控制开关组导通，第1至3列像素对应信号源组1，信号源组1包含子信号源s1、子信号源s2和子信号源s3，第4至6列像素对应信号源组2，信号源组2包含子信号源s4、子信号源s5和子信号源s6。

当gate1电压为高电平，其他gate信号为低电平，ckh1为高电平，ckh2、ckh3为低电平时子mux开关1、2、3、10、11、12关闭，s1、s2、s3分别对第一列中第1、2、3行红色像素充电，s4、s5、s6分别对第四列中第1、2、3行红色像素充电。

同理，当gate1电压为高电平，其他gate信号为低电平，ckh2为高电平，ckh1、ckh3为低电平时子mux开关4、5、6、13、14、15关闭，s1、s2、s3分别对第二列中第1、2、3行绿色像素充电，s4、s5、s6分别对第五列中第1、2、3行绿色像素充电。

同理，当gate1电压为高电平，其他gate信号为低电平，ckh3为高电平，ckh1、ckh2为低电平时子mux开关7、8、9、16、17、18关闭，s1、s2、s3分别对第三列中第1、2、3行蓝色像素充电，s4、s5、s6分别对第六列中第1、2、3行蓝色像素充电。

当gate2电压为高电平，其他gate信号为低电平，ckh1、ckh2和ckh3控制列像素选通方式与gate1相同，这里不再赘述。

需要说明的是，r、g、b的排列方式可以为拜耳阵列或者其他阵列形式，图5为本申请实施例中像素驱动电路的第五理论结构示意图，如图5所示，像素阵列为拜耳阵列。

当通过gate1选通前三行像素时，分别通过ckh1、ckh2和ckh3控制开关组导通，第1至3列像素对应信号源组1，信号源组1包含子信号源s1、子信号源s2和子信号源s3，第4至6列像素对应信号源组2，信号源组2包含子信号源s4、子信号源s5和子信号源s6。

当gate1电压为高电平，其他gate信号为低电平，ckh1为高电平，ckh2、ckh3为低电平时子mux开关1、2、3、10、11、12关闭，s1、s2、s3分别对第一列中第1、2、3行像素充电，s4、s5、s6分别对第四列中第1、2、3行像素充电。

同理，当gate1电压为高电平，其他gate信号为低电平，ckh2为高电平，ckh1、ckh3为低电平时子mux开关4、5、6、13、14、15关闭，s1、s2、s3分别对第二列中第1、2、3行像素充电，s4、s5、s6分别对第五列中第1、2、3行像素充电。

同理，当gate1电压为高电平，其他gate信号为低电平，ckh3为高电平，ckh1、ckh2为低电平时子mux开关7、8、9、16、17、18关闭，s1、s2、s3分别对第三列中第1、2、3行像素充电，s4、s5、s6分别对第六列中第1、2、3行像素充电。

当gate2电压为高电平，其他gate信号为低电平，ckh1、ckh2和ckh3控制列像素选通方式与gate1相同，这里不再赘述。

现有技术中，每一行像素的充电时间正比于(1/f)/g，其中f代表显示刷新帧率，g代表gate数量，1/f为一帧画面的充电时间，对于目前的60hz而言，充电时间充足，但对于90hz/120hz而言，充电时间便严重不足。

而本申请，在一帧画面的充电时间不变的情况下，由于同时对m行像素进行充电，因此gate选通时间可以延长m倍，在一个gate时间内同时对m行像素进行充电，得到每一行像素的充电时间正比于(m/f)/g，对于每一个像素来说，充电时间也延长的m倍，从而解决了高频显示时充电不足的问题。

可见，采用上述像素驱动电路可以实现同一时刻对多行像素进行同时充电，从而延长充电时间，实现显示屏实现高刷新率显示，进一步解决了由于充电不足导致的显示异常，偏色等问题。

基于上述像素驱动电路，本申请实施例中还提供了一种像素驱动方法，该像素驱动方法用于驱动上述像素驱动电路，图6为本申请实施例中像素驱动方法的流程示意图，如图6所示，该方法包括：

步骤601：控制第一控制单元输出第一控制信号；

步骤602：基于所述第一控制信号从所述像素阵列的m行像素中选通m行像素，其中，m和m均取大于1的整数；

步骤603：控制第二控制单元输出第二控制信号；

步骤604：在所述m行像素选通时，基于所述第二控制信号从所述m行像素的n列像素中选通n列像素；

步骤605：利用信号源同时对选通的所述n列像素进行充电，其中，n和n均取大于0的整数。

本申请实施例中，像素阵列包括m×n个像素，即m行像素和n列像素，m和n可以相等或不等。像素阵列包括至少一种像素，每一种像素用于吸收不同波长的光信号。其中，同一列像素中包含同一种或不同种像素。这里，像素阵列可以由r、g、b三种像素中的一种或多种组成，r、g、b的排列方式可以为拜耳阵列或者其他阵列形式。本申请实施例对像素阵列的排列方式不做具体限定，任何像素排列方式组成的像素阵列都适用于本申请的像素驱动电路。

这里，像素驱动电路包括：第一控制单元、第二控制单元和信号源；所述第一控制单元与像素阵列相连，信号源通过开关单元与像素阵列中每一个像素电极相连。

这里，所述驱动电路还包括开关单元，其中，所述开关单元的第一端与所述像素阵列中每一个像素相连，所述开关单元的第二端与所述信号源相连，所述开关单元的控制端与所述第二控制单元相连；所述第二控制单元通过所述控制端控制所述开关单元中子开关的导通与关断，以使所述信号源与所述n列像素之间充电通路导通。

在一些实施例中，所述开关单元包括n个开关组，每个开关组中包含m个子开关，每个开关组对应一列像素；每个开关组中的m个子开关的第一端分别与对应一列像素中的m个像素相连。

在一些实施例中，所述第二控制单元包括p个信号输出端，用于输出p个第二控制信号；其中，n取p×n；所述像素阵列中每n列像素对应的n个开关组中所有子开关的控制端与所述第二控制单元的一个信号输出端相连；其中，不同信号输出端输出的第二控制信号用于控制所连接的n个开关组导通，以选通对应的n列像素。

在一些实施例中，所述信号源包括n个信号源组，每个信号源组对应一列像素，每个信号源组包含m个子信号源分别对应一列像素中的m个像素；同一列像素对应的开关组和信号源组相连时，开关组中的m个子开关的第二端分别与信号源组中的m个子信号源相连；对选通的所述n列像素进行充电时，所述第二控制单元控制所述n列像素对应的n个开关组导通，使得对应的n个信号源组同时对所述n列像素中对应的像素进行充电。

在一些实施例中，子开关为数据选择器。比如，子开关为场效应管，所述场效应管的漏极与像素相连，源极与子信号源相连，栅极与所述第二控制单元相连。

在一些实施例中，所述m行像素中包括至少一种像素，每一种像素用于吸收不同波长的光信号。

在一些实施例中，所述第一控制单元包括q个信号输出端，用于输出q个第一控制信号；其中，m取q×m；

所述像素阵列中每m行像素与所述第一控制单元的一个信号输出端相连，其中，不同信号输出端输出的第一控制信号用于选通对应的m行像素。

采用上述像素驱动方法可以实现同一时刻对多行像素进行同时充电，从而延长充电时间，实现显示屏实现高刷新率显示，进一步解决了由于充电不足导致的显示异常，偏色等问题。

基于上述像素驱动电路，本申请实施例中还提供了一种显示装置，如图7所示，该显示装置包括：像素阵列71和像素驱动电路72，其中像素驱动电路为前述任意种像素驱动电路。

实际应用中，该显示装置号包括：处理器73和配置为存储能够在处理器上运行的计算机程序的存储器74；其中，处理器73配置为运行计算机程序时，执行前述实施例中的像素驱动方法步骤。

当然，实际应用时，如图7所示，该显示装置中的各个组件通过总线系统75耦合在一起。可理解的是，总线系统75用于实现这些组件之间的连接通信。总线系统75包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图7中将各种总线都标为总线系统75。

在实际应用中，上述处理器可以为特定用途集成电路(asic，applicationspecificintegratedcircuit)、数字信号处理装置(dspd，digitalsignalprocessingdevice)、可编程逻辑装置(pld，programmablelogicdevice)、现场可编程门阵列(field－programmablegatearray，fpga)、控制器、微控制器、微处理器中的至少一种。可以理解地，对于不同的设备，用于实现上述处理器功能的电子器件还可以为其它，本申请实施例不作具体限定。

上述存储器可以是易失性存储器(volatilememory)，例如随机存取存储器(ram，random-accessmemory)；或者非易失性存储器(non-volatilememory)，例如只读存储器(rom，read-onlymemory)，快闪存储器(flashmemory)，硬盘(hdd，harddiskdrive)或固态硬盘(ssd，solid-statedrive)；或者上述种类的存储器的组合，并向处理器提供指令和数据。

本申请实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

在本申请所提供的几个实施例中，应该理解到，所揭露的第一控制单元、第二控制单元和信号源的实施例仅仅是示意性的介绍了本申请像素驱动电路的实现原理，并不是限定实际的实现电路，实际电路还可以通过其它的方式实现。在本申请以上基本原理的基础上所实现像素驱动电路都应涵盖在本申请的保护范围之内。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。