一种GIP补偿电路及其控制方法与流程

本发明涉及gip补偿电路技术领域，特别涉及一种gip补偿电路及其控制方法。

背景技术：

近几十年来，随着时代的进步和信息技术的发展，人们对电子消费产品的需求日益增加，这就促进了液晶显示行业的发展，并且随着时代的发展，电子类产品朝着轻、薄和省功耗的方向不断的发展。

而在显示行业中，液晶显示占据着重要的地位，在液晶显示屏中每个像素具有一个tft(英文全称为thinfilmtransistor，即薄膜场效应晶体管)，其栅极(gate)连接至水平方向扫描线，源极(drain)连接至垂直方向的资料线，而源极(source)则连接至像素电极。若在水平方向的某一条扫描线上施加足够的正电压，会使得该条线上所有的tft打开，此时该条线上的像素电极会与垂直方向的资料线连接，而将资料线上的视讯信号电压写入像素中，控制不同液晶的透光度进而达到控制色彩的效果。

在进行栅极电路的驱动时，目前主要有两种方法：一是面板外绑定ic；另一就是通过gip(即gateinpanel)技术来完成。但是，随着时代的发展，人们对面板显示高屏占比的要求越来越高，gip技术已经是驱动栅极电路的主要方式。而gip基本概念是将lcdpanel的栅极驱动器集成在玻璃基板上，来代替由外接硅晶片的一种技术，形成对面板的扫描驱动。该技术相比传统的cof(英文全称为chiponfilm，常称覆晶薄膜，是将集成电路(ic)固定在柔性线路板上的晶粒软膜构装技术)和cog(英文全称为chiponglass，即芯片被直接绑定在玻璃上)工艺，不仅节省成本，同时也可以省去栅极方向绑定的工艺，对提升产能极为有利，并提高tft-lcd面板的集成度。所以，gip技术减少了栅极驱动ic的使用量，降低了功耗和成本，同时能够使减小显示面板的边框，实现窄边框的设计，是一种值得重视技术。

由于gip电路是集成在array(即阵列)基板上的tft器件组合成电路，tft器件易受频率、电压和温度的影响，造成tft器件的阈值电压vth的偏移。在gip电路中，由于gip下拉稳压电路长期受到高频信号的作用，使得其电路上的tft器件的vth容易产生偏移，而其偏移会造成gip电路的异常，从而使得gip电路上输出的栅极信号gn异常，为了解决这个问题，设计一种具有vth的gip补偿电路就具有很重要的意义。

技术实现要素：

本发明所要解决的技术问题是：提供一种gip补偿电路，用以解决gip补偿电路中某些tft的vth偏移而造成电路的失效问题。

为了解决上述技术问题，本发明采用的第一种技术方案为：

一种gip补偿电路，包括晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管t8、晶体管t9、电容c1、电容c2和电容c3，所述晶体管t2的源极分别与晶体管t2的栅极、晶体管t6的源极、晶体管t3的漏极、电容c2的一端和晶体管t4的栅极电连接，所述晶体管t2的漏极分别与晶体管t3的栅极和电容c1的一端电连接，所述晶体管t2的源极分别与晶体管t3的源极、晶体管t9的源极和晶体管t5的源极电连接，所述晶体管t4的源极分别与电容c2的另一端和晶体管t5的漏极电连接，所述晶体管t5的栅极分别与晶体管t8的漏极、晶体管t9的栅极、晶体管t7的漏极和电容c3的一端电连接，所述晶体管t8的源极与晶体管t9的漏极电连接，所述晶体管t7的栅极与晶体管t7的源极电连接且晶体管t7的栅极和晶体管t7的源极均接第一栅极走线，所述晶体管t8的栅极接第二栅极走线，所述晶体管t1的栅极接第三栅极走线，所述晶体管t6的栅极接第四栅极走线。

本发明采用的第二种技术方案为：

一种gip补偿电路的控制方法，包括以下步骤：

s1、在第一时间段，控制晶体管t7的栅极和晶体管t7的源极均输入高电平，控制晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、晶体管t5的漏极、电容c2的另一端、晶体管t6的栅极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s2、在第二时间段，控制晶体管t8的栅极输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s3、在第三时间段，控制晶体管t1的栅极和电容c3的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极、晶体管t4的漏极和电容c1的另一端均输入低电平；

s4、在第四时间段，控制晶体管t4的漏极和电容c1的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极和电容c3的另一端均输入低电平；

s5、在第五时间段，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s6、在第六时间段，控制晶体管t6的栅极输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s7、在第七时间段，控制电容c3的另一端输入高电平，控制晶体管晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极和电容c1的另一端均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段和第七时间段均为依次连续的时间段。

本发明的有益效果在于：

通过将晶体管t2的源极分别与晶体管t2的栅极、晶体管t6的源极、晶体管t3的漏极、电容c2的一端和晶体管t4的栅极电连接，晶体管t2的漏极分别与晶体管t3的栅极和电容c1的一端电连接，晶体管t2的源极分别与晶体管t3的源极、晶体管t9的源极和晶体管t5的源极电连接，晶体管t4的源极分别与电容c2的另一端和晶体管t5的漏极电连接，晶体管t5的栅极分别与晶体管t8的漏极、晶体管t9的栅极、晶体管t7的漏极和电容c3的一端电连接，所述晶体管t8的源极与晶体管t9的漏极电连接，晶体管t7的栅极与晶体管t7的源极电连接且晶体管t7的栅极和晶体管t7的源极均接第一栅极走线，晶体管t8的栅极接第二栅极走线，晶体管t1的栅极接第三栅极走线，晶体管t6的栅极接第四栅极走线，这样使得可以利用gip补偿电路中的晶体管t7、晶体管t8、晶体管t9和电容c3组成的vth补偿部分，从而解决gip补偿电路中某些tft的vth偏移而造成电路的失效问题。

附图说明

图1为根据本发明的一种gip补偿电路的电路原理图；

图2为根据本发明的一种gip补偿电路的时序图；

图3为根据本发明的一种gip补偿电路的电路原理图；

图4为根据本发明的一种gip补偿电路的电路原理图；

图5为根据本发明的一种gip补偿电路的电路原理图；

图6为根据本发明的一种gip补偿电路的电路原理图；

图7为根据本发明的一种gip补偿电路的电路原理图；

图8为根据本发明的一种gip补偿电路的电路原理图；

图9为根据本发明的一种gip补偿电路的电路原理图；

图10为根据本发明的一种gip补偿电路的电路原理图；

图11为根据本发明的一种gip补偿电路的控制方法的步骤流程图。

具体实施方式

为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。

请参照图1，本发明提供的一种技术方案：

一种gip补偿电路，包括晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管t8、晶体管t9、电容c1、电容c2和电容c3，所述晶体管t2的源极分别与晶体管t2的栅极、晶体管t6的源极、晶体管t3的漏极、电容c2的一端和晶体管t4的栅极电连接，所述晶体管t2的漏极分别与晶体管t3的栅极和电容c1的一端电连接，所述晶体管t2的源极分别与晶体管t3的源极、晶体管t9的源极和晶体管t5的源极电连接，所述晶体管t4的源极分别与电容c2的另一端和晶体管t5的漏极电连接，所述晶体管t5的栅极分别与晶体管t8的漏极、晶体管t9的栅极、晶体管t7的漏极和电容c3的一端电连接，所述晶体管t8的源极与晶体管t9的漏极电连接，所述晶体管t7的栅极与晶体管t7的源极电连接且晶体管t7的栅极和晶体管t7的源极均接第一栅极走线，所述晶体管t8的栅极接第二栅极走线，所述晶体管t1的栅极接第三栅极走线，所述晶体管t6的栅极接第四栅极走线。

从上述描述可知，本发明的有益效果在于：

通过将晶体管t2的源极分别与晶体管t2的栅极、晶体管t6的源极、晶体管t3的漏极、电容c2的一端和晶体管t4的栅极电连接，晶体管t2的漏极分别与晶体管t3的栅极和电容c1的一端电连接，晶体管t2的源极分别与晶体管t3的源极、晶体管t9的源极和晶体管t5的源极电连接，晶体管t4的源极分别与电容c2的另一端和晶体管t5的漏极电连接，晶体管t5的栅极分别与晶体管t8的漏极、晶体管t9的栅极、晶体管t7的漏极和电容c3的一端电连接，所述晶体管t8的源极与晶体管t9的漏极电连接，晶体管t7的栅极与晶体管t7的源极电连接且晶体管t7的栅极和晶体管t7的源极均接第一栅极走线，晶体管t8的栅极接第二栅极走线，晶体管t1的栅极接第三栅极走线，晶体管t6的栅极接第四栅极走线，这样使得可以利用gip补偿电路中的晶体管t7、晶体管t8、晶体管t9和电容c3组成的vth补偿部分，从而解决gip补偿电路中某些tft的vth偏移而造成电路的失效问题。

进一步的，所述电容c1的另一端和晶体管t4的漏极均接第一时钟信号，所述电容c3的另一端接第二时钟信号。

进一步的，所述晶体管t1的漏极接电源的正极。

进一步的，所述晶体管t6的漏极、晶体管t2的源极、晶体管t3的源极、晶体管t9的源极和晶体管t5的源极均接电源的负极。

进一步的，所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管t8和晶体管t9均为n沟道mos管。

由上述描述可知，通过n沟道的mos管能够进一步稳定gip补偿电路的输出波形，节约了改善gip制程的成本，优化显示屏的显示效果。

请参照图11，本发明提供的另一种技术方案：

一种gip补偿电路的控制方法，包括以下步骤：

s1、在第一时间段，控制晶体管t7的栅极和晶体管t7的源极均输入高电平，控制晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、晶体管t5的漏极、电容c2的另一端、晶体管t6的栅极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s2、在第二时间段，控制晶体管t8的栅极输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s3、在第三时间段，控制晶体管t1的栅极和电容c3的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极、晶体管t4的漏极和电容c1的另一端均输入低电平；

s4、在第四时间段，控制晶体管t4的漏极和电容c1的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极和电容c3的另一端均输入低电平；

s5、在第五时间段，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s6、在第六时间段，控制晶体管t6的栅极输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s7、在第七时间段，控制电容c3的另一端输入高电平，控制晶体管晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极和电容c1的另一端均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段和第七时间段均为依次连续的时间段。

从上述描述可知，本发明的有益效果在于：

通过本方案设计的gip补偿电路的控制方法，这样使得可以利用gip补偿电路中的晶体管t7、晶体管t8、晶体管t9和电容c3组成的vth补偿部分，从而解决gip补偿电路中某些tft的vth偏移而造成电路的失效问题。

进一步的，还包括以下步骤：

在第八时间段，控制晶体管t4的漏极和电容c1的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极和电容c3的另一端均输入低电平。

请参照图1至图10，本发明的实施例一为：

请参照图1，一种gip补偿电路，包括晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管t8、晶体管t9、电容c1、电容c2和电容c3，所述晶体管t2的源极分别与晶体管t2的栅极、晶体管t6的源极、晶体管t3的漏极、电容c2的一端和晶体管t4的栅极电连接，所述晶体管t2的漏极分别与晶体管t3的栅极和电容c1的一端电连接，所述晶体管t2的源极分别与晶体管t3的源极、晶体管t9的源极和晶体管t5的源极电连接，所述晶体管t4的源极分别与电容c2的另一端和晶体管t5的漏极电连接，所述晶体管t5的栅极分别与晶体管t8的漏极、晶体管t9的栅极、晶体管t7的漏极和电容c3的一端电连接，所述晶体管t8的源极与晶体管t9的漏极电连接，所述晶体管t7的栅极与晶体管t7的源极电连接且晶体管t7的栅极和晶体管t7的源极均接第一栅极走线，所述晶体管t8的栅极接第二栅极走线，所述晶体管t1的栅极接第三栅极走线，所述晶体管t6的栅极接第四栅极走线。

所述电容c1的另一端和晶体管t4的漏极均接第一时钟信号，所述电容c3的另一端接第二时钟信号。

所述晶体管t1的漏极接电源的正极。

所述晶体管t6的漏极、晶体管t2的源极、晶体管t3的源极、晶体管t9的源极和晶体管t5的源极均接电源的负极。

所述晶体管t1、晶体管t2、晶体管t3、晶体管t4、晶体管t5、晶体管t6、晶体管t7、晶体管t8和晶体管t9均为n沟道mos管。

请参照图1，在9t3c的gip补偿电路中，共有9个tft和3个电容，其中，由晶体管t7、晶体管t8、晶体管t9和电容c3组成的vth补偿部分，由晶体管t1和电容c2组成的输出预充部分，由晶体管t4组成的输出部分，由晶体管t2、晶体管t3、晶体管t5、晶体管t6和电容c1组成的下拉部分，共四部分组成。

图2是本方案设计的gip补偿电路的时序图：在该时序图中，将其分割为七个时间段，即补偿预充阶段t1、补偿阶段t2、输出预充阶段t3、输出阶段t4，下拉输出阶段t5，下拉q点阶段t6和下拉稳压阶段t7。

图3是本方案设计的gip补偿电路的补偿预充阶段示意图：在该阶段中(即补偿预充阶段t1)，gn-6为高电位vh，gn-4、gn-2、gn、gn+4、ck1和ck7为低电位vl；此时晶体管t7打开，电容c3的p1通过晶体管t7由低电位变为高电位v1，由于此时p1为高电位v1，晶体管t5和晶体管t9为打开，gn被vgl下拉维持在低电位vl；电容c1的另一端由于此时ck7为低电位，故该点电位为vl。

图4是本方案设计的gip补偿电路的补偿阶段示意图：在该阶段中(即补偿阶段t2)，gn-4和p1为高电位vh，gn-6、gn-2、gn、gn+4、ck1和ck7为低电位vl；此时gn通过晶体管t5维持vl电压，p1通过打开的晶体管t8和晶体管t9与vgl相接，使得p1点电位被vgl下拉，直至晶体管t9关闭，此时的p1点电位由v1降至vl+vth，此时晶体管t5和晶体管t9关闭，此时晶体管t9的vth被储存在电容c3上，此时的p1电位为vl+vth，电容c3的另一端由ck7维持在vgl电位。

图5是本方案设计的gip补偿电路的输出预充阶段示意图：在该阶段中(即输出预充阶段t3)，gn-2和ck7为高电位vh，gn-6、gn-4、gn、gn+4和ck1为低电位vl；此时q点通过晶体管t1由vgh充至高电位vh，由于此时q点为高电位，晶体管t2和晶体管t4打开，gn通过晶体管t4维持在vl，p2通过打开的晶体管t2被下拉维持在vl。由于此时电容c3连接的ck7一端上升为vh，使得电容c3的另一端p1点通过电容耦合电位上升至vh+vth，此时晶体管t9和晶体管t5打开，gn也可通过晶体管t5下拉维持在低电位vl。

图6是本方案设计的gip补偿电路的输出阶段示意图：在该阶段中(即输出阶段t4)，q和ck1为高电位vh，gn-6、gn-4、gn-2、gn、gn+4和ck7为低电位vl；由于此时q点为高电位，晶体管t4打开，gn通过晶体管t4由ck1输出的高电位使得gn输出高电位vh，并且通过电容c2的耦合作用，使得q点电压上升，稳定了gn的输出。同时由于此时晶体管t2也为打开，p2通过打开的晶体管t2被下拉维持在vl。由于此时电容c3连接的ck7一端上升为vl，使得电容c3的另一端p1点通过电容耦合电位下升为vl+vth，此时晶体管t9和晶体管t5关闭，稳定了gn的输出l。

图7是本方案设计的gip补偿电路的下拉输出阶段示意图：在该阶段中(即下拉输出阶段t5)，q为高电位vh，gn-6、gn-4、gn-2、gn、gn+4、ck1和ck7为低电位vl；由于此时q点为高电位，晶体管t4打开，gn通过晶体管t4由ck1输出的低电位使得gn由高电位vh被下拉至低电位vl。同时由于此时晶体管t2也为打开，p2通过打开的晶体管t2被下拉维持在vl。由于此时电容c3连接的ck7一端仍然为vl，使得电容c3的另一端p1仍然维持在vl+vth。

图8是本方案设计的gip补偿电路的下拉q点阶段阶段示意图：在该阶段中(即下拉q点阶段t6)，gn+4为高电位vh，gn-6、gn-4、gn-2、gn、ck1和ck7为低电位vl；由于此时q点为高电位，晶体管t2打开，q通过晶体管t2由vgl信号将其从高电位vh被下拉至低电位vl。由于此时电容c3连接的ck7一端仍然为vl，使得电容c3的另一端p1仍然维持在vl+vth。

下拉稳压阶段t7分为两个阶段，图9是本方案设计的gip补偿电路的下拉稳压阶段一示意图：在该阶段中，ck7为高电位vh，gn-6、gn-4、gn-2、gn和ck1为低电位vl；由于此时电容c3连接的ck7一端上升为vh，使得电容c3的另一端p1上升至vh+vth，此时晶体管t5打开，维持gn的低电位，起到稳压作用，并且由于晶体管t5的栅极受到高频电压的驱动，容易造成vth漂移，影响gip补偿电路的稳定性，并且由于p1点电位为vh+vth，使得在该阶段的晶体管t5的vgs＝vh+vth-vl，由于i(线性区)＝μc(w/l){(vgs-vth)vds-(1/2)vds²}；i(饱和区)＝1/2μcox(w/l)(vgs-vth)²(其中，vth为阈值电压，vgs为栅极与源极压差，vds为漏极与源极压差，w为薄膜晶体管沟道宽度，l为薄膜晶体管沟道长度，μ为电子迁移率，cox为栅极绝缘层单位面积电容，vh为高电位，vl为低电位)，两个区的vth均可被消除，避免了晶体管t5的vth漂移从而影响gip补偿电路的稳定性。

图10是本方案设计的gip补偿电路的稳压阶段二示意图：在该阶段中，ck1为高电位vh，gn-6、gn-4、gn-2、gn、gn+4和ck7为低电位vl；由于此时ck1为高电位c1的电容耦合作用，上升至高电位vh，使得晶体管t3被打开，维持q点被拉低至低电位vl，防止q点受晶体管t4的寄生电容耦合ck1的高电位。

请参照图1至图11，本发明的实施例二为：

请参照图11，一种gip补偿电路的控制方法，包括以下步骤：

s1、在第一时间段，控制晶体管t7的栅极和晶体管t7的源极均输入高电平，控制晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、晶体管t5的漏极、电容c2的另一端、晶体管t6的栅极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s2、在第二时间段，控制晶体管t8的栅极输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s3、在第三时间段，控制晶体管t1的栅极和电容c3的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极、晶体管t4的漏极和电容c1的另一端均输入低电平；

s4、在第四时间段，控制晶体管t4的漏极和电容c1的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极和电容c3的另一端均输入低电平；

s5、在第五时间段，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s6、在第六时间段，控制晶体管t6的栅极输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极、电容c1的另一端和电容c3的另一端均输入低电平；

s7、在第七时间段，控制电容c3的另一端输入高电平，控制晶体管晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t4的漏极和电容c1的另一端均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段和第七时间段均为依次连续的时间段。

还包括以下步骤：

在第八时间段，控制晶体管t4的漏极和电容c1的另一端均输入高电平，控制晶体管t7的栅极、晶体管t7的源极、晶体管t8的栅极、晶体管t1的栅极、晶体管t4的源极、电容c2的另一端、晶体管t5的漏极、晶体管t6的栅极和电容c3的另一端均输入低电平。

请参照图1，在9t3c的gip补偿电路中，共有9个tft和3个电容，其中，由晶体管t7、晶体管t8、晶体管t9和电容c3组成的vth补偿部分，由晶体管t1和电容c2组成的输出预充部分，由晶体管t4组成的输出部分，由晶体管t2、晶体管t3、晶体管t5、晶体管t6和电容c1组成的下拉部分，共四部分组成。

图2是本方案设计的gip补偿电路的时序图：在该时序图中，将其分割为七个时间段，即补偿预充阶段t1、补偿阶段t2、输出预充阶段t3、输出阶段t4，下拉输出阶段t5，下拉q点阶段t6和下拉稳压阶段t7。

图3是本方案设计的gip补偿电路的补偿预充阶段示意图(即第一时间段)：在该阶段中(即补偿预充阶段t1)，gn-6为高电位vh，gn-4、gn-2、gn、gn+4、ck1和ck7为低电位vl；此时晶体管t7打开，电容c3的p1通过晶体管t7由低电位变为高电位v1，由于此时p1为高电位v1，晶体管t5和晶体管t9为打开，gn被vgl下拉维持在低电位vl；电容c1的另一端由于此时ck7为低电位，故该点电位为vl。

图4是本方案设计的gip补偿电路的补偿阶段示意图(即第二时间段)：在该阶段中(即补偿阶段t2)，gn-4和p1为高电位vh，gn-6、gn-2、gn、gn+4、ck1和ck7为低电位vl；此时gn通过晶体管t5维持vl电压，p1通过打开的晶体管t8和晶体管t9与vgl相接，使得p1点电位被vgl下拉，直至晶体管t9关闭，此时的p1点电位由v1降至vl+vth，此时晶体管t5和晶体管t9关闭，此时晶体管t9的vth被储存在电容c3上，此时的p1电位为vl+vth，电容c3的另一端由ck7维持在vgl电位。

图5是本方案设计的gip补偿电路的输出预充阶段示意图(即第三时间段)：在该阶段中(即输出预充阶段t3)，gn-2和ck7为高电位vh，gn-6、gn-4、gn、gn+4和ck1为低电位vl；此时q点通过晶体管t1由vgh充至高电位vh，由于此时q点为高电位，晶体管t2和晶体管t4打开，gn通过晶体管t4维持在vl，p2通过打开的晶体管t2被下拉维持在vl。由于此时电容c3连接的ck7一端上升为vh，使得电容c3的另一端p1点通过电容耦合电位上升至vh+vth，此时晶体管t9和晶体管t5打开，gn也可通过晶体管t5下拉维持在低电位vl。

图6是本方案设计的gip补偿电路的输出阶段示意图(即第四时间段)：在该阶段中(即输出阶段t4)，q和ck1为高电位vh，gn-6、gn-4、gn-2、gn、gn+4和ck7为低电位vl；由于此时q点为高电位，晶体管t4打开，gn通过晶体管t4由ck1输出的高电位使得gn输出高电位vh，并且通过电容c2的耦合作用，使得q点电压上升，稳定了gn的输出。同时由于此时晶体管t2也为打开，p2通过打开的晶体管t2被下拉维持在vl。由于此时电容c3连接的ck7一端上升为vl，使得电容c3的另一端p1点通过电容耦合电位下升为vl+vth，此时晶体管t9和晶体管t5关闭，稳定了gn的输出l。

图7是本方案设计的gip补偿电路的下拉输出阶段示意图(即第五时间段)：在该阶段中(即下拉输出阶段t5)，q为高电位vh，gn-6、gn-4、gn-2、gn、gn+4、ck1和ck7为低电位vl；由于此时q点为高电位，晶体管t4打开，gn通过晶体管t4由ck1输出的低电位使得gn由高电位vh被下拉至低电位vl。同时由于此时晶体管t2也为打开，p2通过打开的晶体管t2被下拉维持在vl。由于此时电容c3连接的ck7一端仍然为vl，使得电容c3的另一端p1仍然维持在vl+vth。

图8是本方案设计的gip补偿电路的下拉q点阶段示意图(即第六时间段)：在该阶段中(即下拉q点阶段t6)，gn+4为高电位vh，gn-6、gn-4、gn-2、gn、ck1和ck7为低电位vl；由于此时q点为高电位，晶体管t2打开，q通过晶体管t2由vgl信号将其从高电位vh被下拉至低电位vl。由于此时电容c3连接的ck7一端仍然为vl，使得电容c3的另一端p1仍然维持在vl+vth。

下拉稳压阶段t7分为两个阶段，图9是本方案设计的gip补偿电路的下拉稳压阶段一示意图(即第七时间段)：在该阶段中，ck7为高电位vh，gn-6、gn-4、gn-2、gn和ck1为低电位vl；由于此时电容c3连接的ck7一端上升为vh，使得电容c3的另一端p1上升至vh+vth，此时晶体管t5打开，维持gn的低电位，起到稳压作用，并且由于晶体管t5的栅极受到高频电压的驱动，容易造成vth漂移，影响gip补偿电路的稳定性，并且由于p1点电位为vh+vth，使得在该阶段的晶体管t5的vgs＝vh+vth-vl，由于i(线性区)＝μc(w/l){(vgs-vth)vds-(1/2)vds²}；i(饱和区)＝1/2μcox(w/l)(vgs-vth)²(其中，vth为阈值电压，vgs为栅极与源极压差，vds为漏极与源极压差，w为薄膜晶体管沟道宽度，l为薄膜晶体管沟道长度，μ为电子迁移率，cox为栅极绝缘层单位面积电容，vh为高电位，vl为低电位)，两个区的vth均可被消除，避免了晶体管t5的vth漂移从而影响gip补偿电路的稳定性。

图10是本方案设计的gip补偿电路的稳压阶段二示意图(即第八时间段)：在该阶段中，ck1为高电位vh，gn-6、gn-4、gn-2、gn、gn+4和ck7为低电位vl；由于此时ck1为高电位c1的电容耦合作用，上升至高电位vh，使得晶体管t3被打开，维持q点被拉低至低电位vl，防止q点受晶体管t4的寄生电容耦合ck1的高电位。

综上所述，本发明提供的一种gip补偿电路及其控制方法，通过将晶体管t2的源极分别与晶体管t2的栅极、晶体管t6的源极、晶体管t3的漏极、电容c2的一端和晶体管t4的栅极电连接，晶体管t2的漏极分别与晶体管t3的栅极和电容c1的一端电连接，晶体管t2的源极分别与晶体管t3的源极、晶体管t9的源极和晶体管t5的源极电连接，晶体管t4的源极分别与电容c2的另一端和晶体管t5的漏极电连接，晶体管t5的栅极分别与晶体管t8的漏极、晶体管t9的栅极、晶体管t7的漏极和电容c3的一端电连接，所述晶体管t8的源极与晶体管t9的漏极电连接，晶体管t7的栅极与晶体管t7的源极电连接且晶体管t7的栅极和晶体管t7的源极均接第一栅极走线，晶体管t8的栅极接第二栅极走线，晶体管t1的栅极接第三栅极走线，晶体管t6的栅极接第四栅极走线，这样使得可以利用gip补偿电路中的晶体管t7、晶体管t8、晶体管t9和电容c3组成的vth补偿部分，从而解决gip补偿电路中某些tft的vth偏移而造成电路的失效问题。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。