栅极驱动单元、栅极驱动电路及显示装置的制作方法

1.本发明涉及显示技术领域，特别涉及一种栅极驱动单元、栅极驱动电路及显示装置。


背景技术：

2.显示装置将显示数据通过传输设备显示到显示面板上，显示装置的示例包括液晶显示器(liquid crystal display,lcd)、等离子体显示器(plasma display panel,pdp)、有机发光二极管(organic light-emitting diode,oled)显示器以及电泳显示器(electro-phoretic display,epd)。
3.随着显示技术的发展，显示面板趋向于高集成度和低成本方向。现有技术将集成栅极驱动电路(gate-driver in array,gia)直接集成在显示面板的阵列基板上，gia电路通常包括多个级联栅极驱动单元，每个栅极驱动单元对应于与扫描线对应的一行或多行像素，以实现用于显示面板的扫描驱动器。然而，gia电路在实际应用中存在高温失效问题，在温度较高时，gia电路输出的驱动信号存在噪声大或者误动作的现象，进而因为面内漏电引起画面闪烁等问题。
4.因此期待一种改进的栅极驱动单元、栅极驱动电路及显示装置，以解决上述问题。


技术实现要素：

5.鉴于上述问题，本发明的目的在于提供一种具有良好的输出能力和稳定性的栅极驱动单元、栅极驱动电路及显示装置，从而提高产品的高温表现。
6.根据本发明的一方面，提供一种栅极驱动单元，所述栅极驱动单元用于驱动显示面板上对应的扫描线，所述栅极驱动单元包括：输入模块，耦接于第一高电平和第一节点之间，用于根据预充电信号对所述第一节点进行充电；输出模块，与所述第一节点耦接，用于根据所述第一节点的电压和第一时钟信号提供本级的栅极驱动信号；以及下拉维稳模块，与所述第一节点和所述输出模块耦接，用于根据一下拉信号将所述第一节点下拉至第一低电平以及根据第二高电平和维稳信号将所述第一节点和所述本级的栅极驱动信号维持于第二低电平，其中，所述下拉维稳模块包括：维稳控制单元和维稳单元，所述维稳控制单元和维稳单元耦接于第二节点，所述维稳控制单元用于根据所述第二高电平和所述维稳信号控制所述第二节点的电压，所述维稳单元用于根据所述第二节点的电压将所述本级的栅极驱动信号和所述第一节点维持于所述第二低电平。
7.可选地，所述维稳控制单元包括：第一晶体管和第二晶体管，所述第一晶体管的第一端和控制端与所述第二高电平耦接，第二端与所述第二节点耦接，所述第二晶体管的第一端与所述第二节点耦接，第二端与所述第二低电平耦接，控制端与第一维稳信号耦接。
8.可选地，所述维稳控制单元还包括：第三晶体管，所述第三晶体管的第一端与所述第二节点耦接，第二端与所述第二低电平耦接，控制端与第二维稳信号耦接。
9.可选地，所述维稳控制单元还包括：第四晶体管，所述第四晶体管的第一端与所述
第二节点耦接，第二端与所述第二低电平耦接，控制端与所述本级的栅极驱动信号耦接。
10.可选地，所述下拉维稳模块还包括：下拉晶体管，耦接于第一低电平和所述第一节点之间，控制端接收下拉信号，并根据所述下拉信号将所述第一节点的电压下拉至第一低电平。
11.可选地，所述维稳模块包括：耦接于所述第一节点和所述第二低电平之间的第五晶体管；以及耦接于所述栅极驱动信号和所述第二低电平之间的第六晶体管；其中，所述第五晶体管根据所述第二节点的有效状态导通或者关断所述第一节点与所述第二低电平之间的电流路径，所述第六晶体管根据所述第二节点的有效状态导通或者关断所述栅极驱动信号与所述第二低电平之间的电流路径。
12.可选地，所述维稳模块还包括：第七晶体管，耦接于所述栅极驱动信号和第二低电平之间，控制端接收第二时钟信号，并根据所述第二时钟信号周期性地导通所述栅极驱动信号和所述第二低电平之间的电流路径。
13.可选地，所述输出模块包括：输出晶体管，耦接于所述第一时钟信号和所述栅极驱动信号之间，控制端与所述第一节点耦接；一电容，耦接于所述输出晶体管的控制端和第二端之间。
14.根据本发明的另一方面，提供一种栅极驱动电路，其中，至少包括一级如上所述的栅极驱动单元的多级栅极驱动单元。
15.根据本发明的又一方面，提供一种显示装置，包括：如上所述的栅极驱动电路，用于提供多个栅极驱动信号；数据驱动电路，用于提供多个灰阶数据；以及显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条扫描线和多条数据线，其中，所述显示面板经由所述多条扫描线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示。
16.本发明提供的栅极驱动单元和栅极驱动电路中，维稳控制单元根据维稳信号控制维稳单元对本机栅极驱动单元的栅极驱动信号进行下拉和维稳，本发明未采用第一节点的电压，避免第一节点被时钟信号耦合升高，导致第二节点漏电从而影响栅极驱动信号的稳定性，具有良好的输出能力和稳定性，能够提高产品的高温表现。
17.可选地，本发明提供的栅极驱动单元和栅极驱动电路中，采用前级、本级和后级栅极驱动单元输出的栅极驱动信号作为维稳信号，第二节点的电压不仅不会因为第一节点被时钟信号耦合而产生较大波动，还能减少第二节点电荷的流失，从而令维稳阶段的第二节点能够维持在较高较稳定的电压，进一步提高栅极驱动单元和栅极驱动电路的稳定性。
附图说明
18.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
19.图1示出了现有技术的栅极驱动单元的电路结构图；
20.图2示出了图1中部分信号的时序图；
21.图3示出了本发明实施例的栅极驱动单元的电路结构图；
22.图4示出了图3中栅极驱动单元的信号时序图；
23.图5示出了现有技术和本发明的栅极驱动单元的第二节点波形对比图；
24.图6示出了本发明实施例的栅极驱动电路；
25.图7示出了图3的栅极驱动单元的封装示意图；
26.图8示出了图6中栅极驱动电路的信号时序图；
27.图9示出了图6中栅极驱动电路的部分栅极驱动信号的时序图；
28.图10示出了本发明实施例的显示装置的结构示意图；
29.图11示出了本发明又一实施例的栅极驱动单元的电路结构图；
30.图12示出了本发明再一实施例的栅极驱动单元的电路结构图。
具体实施方式
31.以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
32.应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“耦接到”另一元件或称元件或电路“耦接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
33.同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
34.在本技术中，晶体管可以包括选自双极晶体管或场效应晶体管的一种，晶体管的第一端和第二端分别是电流路径上的高电位端和低电位端，控制端用于接收控制信号以控制晶体管的导通和关断。mosfet(metal-oxide-semiconductor field-effect transistor，金属氧化物半导体场效应晶体管)包括第一端、第二端和控制端，在mosfet的导通状态，电流从第一端流至第二端。p型mosfet的第一端、第二端和控制端分别为源极、漏极和栅极，n型mosfet的第一端、第二端和控制端分别为漏极、源极和栅极。
35.此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
36.图1示出了现有技术的栅极驱动单元310的电路结构图。现有技术的栅极驱动单元包括输入晶体管t8、输出模块311、下拉维稳模块312。
37.输入晶体管t8的第一端与直流高电平信号dc_h耦接，第二端耦接至第一节点q，控制端接收预充电信号gn-4，根据预充电信号gn-4对第一节点q进行充电。
38.输出模块311与第一节点q相耦接，根据第一节点q的电压和时钟信号clk2提供栅极驱动信号gn。
39.下拉维稳模块312与输出模块311和第一节点q相耦接，在第一节点q的电压的控制下将所述栅极驱动信号gn维持于低电平信号vgl。
40.进一步的，下拉维稳模块312包括下拉晶体管t10、维稳控制单元3121和维稳单元3122。
41.下拉晶体管t10的第一端耦接至第一节点q，第二端与直流低电平信号dc_l耦接，控制端接收下拉信号gn+4，下拉晶体管t10根据下拉信号gn+4的有效状态将第一节点q的电压下拉至低电平dc_l。
42.维稳控制单元3121与第一节点q和第二节点qb耦接，根据第一节点q的有效状态将第二节点qb的电压下拉至低电平信号vgl。
43.维稳单元3122与第一节点q、第二节点qb以及栅极驱动信号gn耦接，根据第二节点qb的有效状态将第一节点q的电压和栅极驱动信号gn下拉至低电平信号vgl，保证在其它级栅极驱动单元输出时，本级栅极驱动单元的栅极驱动信号维持在低电平信号vgl，从而使栅极驱动电路200的有良好的稳定性。
44.具体的，输出模块311包括：输出晶体管t9和电容c1。输出晶体管t9的第一端接收时钟信号clk2，第二端耦接至栅极驱动信号gn，控制端耦接至第一节点q。电容c1的第一端耦接至输出晶体管t9的控制端，第二端耦接至输出晶体管t9的第二端。
45.维稳控制单元3121包括第一晶体管t1和第二晶体管t2，第一晶体管t1的第一端接收第二高电平dc，第二端与第二节点qb耦接，控制端耦接至第一端。第二晶体管t2的第一端耦接至第二节点qb，控制端耦接至第一节点q，第二端耦接至低电平信号vgl。
46.维稳单元3122包括第五晶体管t5、第六晶体管t6和第七晶体管t7。第五晶体管t5和第六晶体管t6的控制端分别耦接至第二节点qb，第二端分别耦接至低电平vgl，第五晶体管t5的第一端耦接至第一节点q，第六晶体管t6的第一端耦接至栅极驱动信号gn。第七晶体管t7的第一端耦接至栅极驱动信号gn，第二端耦接至低电平信号vgl，控制端接收时钟信号clk4。
47.在维稳阶段，第一节点q已在之前的阶段被下拉至低电平信号vgl，输入晶体管t8、输出晶体管t9和下拉晶体管t10均处于关断状态。第二高电平dc通过第一晶体管t1对第二节点qb进行充电，导通第五晶体管t5将第一节点q的电压下拉至低电平信号vgl，导通第六晶体管t6将栅极驱动信号gn下拉至低电平信号，从而对第一节点q和栅极驱动信号gn进行下拉和稳定。
48.然而现有技术的栅极驱动单元310存在高温失效的问题，在正常温度下栅极驱动单元310的漏电、耦合等现象带来的节点电压的改变并不会影响其内部晶体管的导通状态，而温度升高后，晶体管的阈值电压随温度升高而减小，导致部分本应处于关断状态的晶体管部分导通。参见图2，图2示出了图1中部分信号的时序图。在维稳阶段，第一节点q的电压被时钟信号clk2耦合而提高，第二晶体管t2的控制端电压升高，因温度升高第二晶体管t2的阈值电压减小，导致第二晶体管t2导通，第二节点qb的电荷通过第二晶体管t2释放，第二晶体管t2的第一端的电压下降，令第五晶体管t5导通不充分，无法有效释放第一节点q的电荷。随着第一节点q的电荷不断累积，其电压也逐渐升高，导致输出晶体管t9不能完全关断，
当输出晶体管t9的第一端接收到的时钟信号clk2为高电平时，栅极驱动信号gn电平升高，栅极驱动信号gn产生噪声或者误动作，进而漏电引起画面闪烁等问题。
49.为解决上述问题，本发明提供了一种改进的栅极驱动单元，如图3所示。图3示出了本发明实施例的栅极驱动单元的电路结构图，栅极驱动单元320包括输入晶体管t8、输出模块321和下拉维稳模块322。
50.输入晶体管t8耦接于第一高电平vgh和第一节点q之间，控制端接收预充电信号gn-4，并根据预充电信号gn-4的有效状态对第一节点q进行充电。输出模块321与第一节点q连接，根据第一节点q的电压和时钟信号clk2提供栅极驱动信号gn。下拉维稳模块322与输出模块321和第一节点q耦接，在第一维稳信号gn-2和第二维稳信号gn+2的控制下将栅极驱动信号gn维持于第二低电平vsq。下拉维稳模块322还根据下拉信号gn+4的有效状态将第一节点q的电压下拉至第一低电平vgl。
51.进一步的，下拉维稳模块322包括下拉晶体管t10、维稳控制单元3221和维稳单元3222。下拉晶体管t10的第一端耦接至第一低电平vgl，第二端耦接至第一节点q，控制端接收下拉信号gn+4，下拉晶体管t10根据下拉信号gn+4的有效状态将第一节点q的电压下拉至第一低电平vgl。维稳控制单元3221耦接至第二节点qb，在第一维稳信号gn-2、第二维稳信号gn+2和栅极驱动信号gn的控制下将第二节点qb的电压下拉至第二低电平vsq，维稳单元3222根据第二节点qb的有效状态将第一节点q的电压和栅极驱动信号gn维持于第二低电平vsq，以保证栅极驱动单元3222输出的稳定性。在一种可行的实施例中，维稳单元3222还根据时钟信号clk4周期性地释放栅极驱动信号gn的输出端的电荷。
52.具体地，输出模块321包括输出晶体管t9和电容c1。输出晶体管t9的第一端接收时钟信号clk2，第二端耦接至栅极驱动信号gn，控制端耦接至第一节点q。电容c1的第一端耦接至输出晶体管t9的控制端，第二端耦接至栅极驱动信号gn。
53.其中，电容c1为输出晶体管t9的控制端与第二端之间的寄生电容。应该理解的是，为了提高电容的耦合效应，从而提高第一节点q电压拉高的效果，输出晶体管t9的控制端与第二端之间可以设置有独立的存储电容，电容c1为输出晶体管t9的控制端与第二端之间的寄生电容与该存储电容之和。
54.维稳控制单元3221包括第一晶体管t1、第二晶体管t2、第三晶体管t3和第四晶体管t4。第二晶体管t2、第三晶体管t3和第四晶体管t4的第一端分别耦接至第二节点qb，第二端耦接至第二低电平vsq。第二晶体管t2的控制端接收第一维稳信号gn-2，并根据第一维稳信号gn-2的有效状态将第二节点qb下拉至第二低电平vsq，第三晶体管t3的控制端接收第二维稳信号gn+2，并根据第二维稳信号gn+2的有效状态将第二节点qb下拉至第二低电平vsq，第四晶体管t4的控制端接收本级的栅极驱动信号gn，并根据本级的栅极驱动信号gn的有效状态将第二节点qb下拉至第二低电平vsq。第一晶体管t1的第一端和控制端耦接至第二高电平dc，第二端耦接至第二节点qb，当第二晶体管t2、第三晶体管t3和第四晶体管t4均处于关断状态时，第二高电平dc通过第一晶体管t1对第二节点qb充电以抬高其电压。
55.维稳单元包括第五晶体管t5、第六晶体管t6和第七晶体管t7。第五晶体管t5的第一端耦接至第一节点q，第二端耦接至第二低电平vsq，控制端耦接至第二节点qb。第六晶体管t6的第一端耦接至栅极驱动信号gn，第二端耦接至第二低电平vsq，控制端耦接至第二节点qb。第七晶体管t7的第一端耦接至本级的栅极驱动信号gn，第二端偶接着第二低电平
vsq，控制端接收时钟信号clk4。
56.结合图4对本发明提供的栅极驱动单元320进行进一步说明。图4示出了图3中栅极驱动单元的信号时序图，由上至下分别为预充电信号gn-4，第一维稳信号gn-2、时钟信号clk2、时钟信号clk4、第二维稳信号gn+2、下拉信号gn+4、第一节点q、第二节点qb和栅极驱动信号gn。其中，时钟信号clk2的周期为8t，处于高电平的时长为3t，处于低电平的时长为5t，时钟信号clk4的周期和占空比与时钟信号clk2相同，且相对于clk2滞后4t(即时钟信号clk2的二分之一个周期)。
57.在预充电阶段，即t0-t1阶段，预充电信号gn-4由低电平跳变至高电平，输入晶体管t8导通，第一高电平vgh通过输入晶体管t8对第一节点q预充电，从而令输出晶体管t9导通。经过2t(即时钟信号clk2的四分之一个周期)，第一维稳信号gn-2由低电平跳变至高电平，导通第二晶体管t2，将第二节点qb下拉至第二低电平vsq，令第五晶体管t5和t7关断，从而停止对栅极驱动信号gn和第一节点q的下拉。
58.在自举阶段，即t1-t2阶段，输出晶体管t9经预充电阶段已经导通，时钟信号clk2由低电平跳变至高电平，经由输出晶体管t9输出栅极驱动信号gn，同时通过电容c1的自举作用提高第一节点q的电压，保证自举阶段输出晶体管t9充分导通。当栅极驱动信号gn跳变至高电平时，第四晶体管t4导通，继续将第二节点qb下拉至第二低电平vsq，经过1t(即时钟信号clk2的八分之一个周期)，第一维稳信号gn-2跳变为低电平，第二晶体管t2关断，此时，第四晶体管t4处于导通状态，保证第二节点qb的电位保持在第二低电平vsq，再经过1t，第二维稳信号gn+2由低电平跳变至高电平，第三晶体管t3导通，继续将第二节点qb下拉至第二低电平vsq。
59.在下拉阶段，即t2-t3阶段，在t2-t3的第1个t内，下拉信号gn+4处于低电平，第一节点q电压保持较高电位，输出晶体管t9保持导通状态，时钟信号clk2由高电平跳变至低电平时，通过输出晶体管t9迅速将栅极驱动信号gn下拉至低电平，第四晶体管t4关断。经过1t，下拉信号gn+4跳变至高电平，下拉第一晶体管t10导通，将第一节点q下拉至第一低电平vgl，再过1t，gn+2变为低电平，t3关闭。
60.在维稳阶段，即t3时刻之后，第一节点q已被下拉至第一低电平vgl，输入晶体管t8、输出晶体管t9和下拉晶体管t10均处于关断状态，第一维稳信号gn-2、gn+2和本级的栅极驱动信号gn也为低电平，第二晶体管t2、第三晶体管t3和第四晶体管t4关断，第二高电平dc通过第一晶体管t1对第二节点qb充电，第二节点qb电位升高，导通第五晶体管t5和第六晶体管t6，将第一节点q和栅极驱动信号gn下拉至第二低电平vsq，维持其稳定。同时，时钟信号clk4也会周期性导通第七晶体管t7，进一步稳定栅极驱动信号gn。
61.本发明实施例的栅极驱动单元320中，维稳控制单元3221并未耦接至第一节点q，不会因为第一节点q被时钟信号clk2耦合升高导致第二节点qb电压下降，在维稳阶段第二节点qb能够维持较高、较稳定的电位，有利于第五晶体管t5和第六晶体管t6保持对第一节点q和栅极驱动信号gn的下拉，使得本发明实施例的栅极驱动单元320输出稳定的栅极驱动信号gn。
62.参见图5，图5示出了现有技术和本发明的栅极驱动单元的第二节点波形对比图。由上至下分别为时钟信号clk2和第二节点qb，其中，实线表示本发明实施例的栅极驱动单元的第二节点qb的电压，点画线为现有技术的栅极驱动单元的第二节点qb的电压。由图可
见，现有技术的第二节点qb的电压，不仅因第一节点q被耦合而导致较大的波动，还因电荷流失导致电压降低。而本技术的第二节点qb在维稳阶段能够维持较高、较稳定的电压。
63.图6示出了本发明实施例的栅极驱动电路。以两侧共包括1612级栅极驱动单元为例。其中，每级栅极驱动单元的封装结构如图7所示，图6中每个栅极驱动单元的引脚位置与图7中栅极驱动单元的封装图中的引脚位置相同，故图6中略去引脚名称。图7示出了图3的栅极驱动单元的封装示意图。将栅极驱动单元320封装形成stage区块，则该stage区块至少包括分别用于接收不同时钟信号的时钟端clock1和时钟端clock2、用于接收第二高电平dc、第一低电平vgl、第一高电平vgh、第二低电平vsq、预充电信号gn-4、下拉信号gn+4、第一维稳信号gn-2、第二维稳信号gn+2的输入端，以及用于输出栅极驱动信号gn的输出端。
64.继续参考图6，介绍左侧的栅极驱动单元stage1至栅极驱动单元stage1611的原理。每级栅极驱动单元均接收第二高电平dc、第一低电平vgl、第一高电平vgh和第二低电平vsq。
65.栅极驱动单元stage1的预充电信号gn-4和第一维稳信号gn-2均为第一脉冲信号stv1l，栅极驱动单元stage3的预充电信号gn-4也为第一脉冲信号stv1l，除此之外，每级栅极驱动单元stage(n)的预充电信号gn-4均为栅极驱动单元stage(n-4)的栅极驱动信号gn-4，其第一维稳信号gn-2均为栅极驱动单元stage(n-2)的栅极驱动信号gn-2。
66.栅极驱动单元stage1611的下拉信号gn+4和第二维稳信号gn+2均为第二脉冲信号stv2l，栅极驱动单元stage1609的下拉信号gn+4也为第二脉冲信号stv2l，除此之外，每级栅极驱动单元stage(n)的下拉信号gn+4均为栅极驱动单元stage(n+4)的栅极驱动信号gn+4，其第二维稳信号gn+2均为栅极驱动单元stage(n+2)的栅极驱动信号gn+2。
67.栅极驱动单元stage1的时钟端clock1接收时钟信号clk1l，时钟端clock2接收时钟信号clk3l；栅极驱动单元stage3的时钟端clock1接收时钟信号clk2l，时钟端clock2接收时钟信号clk4l；栅极驱动单元stage5的时钟端clock1接收时钟信号clk3l，时钟端clock2接收时钟信号clk1l；栅极驱动单元stage7的时钟端clock1接收时钟信号clk4l，时钟端clock2接收时钟信号clk2l；
……
栅极驱动单元stage1605的时钟端clock1接收时钟信号clk3l，时钟端clock2接收时钟信号clk1l；栅极驱动单元stage1607的时钟端clock1接收时钟信号clk4l，时钟端clock2接收时钟信号clk2l；栅极驱动单元stage1609的时钟端clock1接收时钟信号clk1l，时钟端clock2接收时钟信号clk3l；栅极驱动单元stage1611的时钟端clock1接收时钟信号clk2l，时钟端clock2接收时钟信号clk4l。
68.图6所示的栅极驱动电路右侧栅极驱动单元的连接关系与左侧类似，在此不再赘述。在一种可行的实施例中，第一脉冲信号stv1l、第二脉冲信号stv2l、时钟信号ckl1l至时钟信号clk4l由时序控制器产生。
69.图8示出了图6中栅极驱动电路的信号时序图。由上至下分别为左侧第一脉冲信号stv1l、右侧第一脉冲信号stv1r、左侧第二脉冲信号stv2l、右侧第二脉冲信号stv2r、时钟信号clk1l、时钟信号clk1r、时钟信号clk2l、时钟信号clk2r、时钟信号clk3l、时钟信号clk3r、时钟信号clk4l和时钟信号clk4r。第一高电平vgh和第二高电平dc始终为高电平，第一低电平vgl和第二低电平vsq始终为低电平(未示出)。其中时钟信号末位为“l”的，表示与左侧栅极驱动单耦接的时钟信号，末位为“r”的，表示与右侧栅极驱动单元耦接的时钟信号。
70.可见，各个时钟信号的周期为8t，处于高电平状态的时长为3t，时钟信号clk1l的第一个上升沿相对于t4时刻滞后12t，时钟信号clk1r相对于时钟信号clk1l滞后1t，时钟信号clk2l相对于时钟信号clk1r滞后1t，依次类推。左侧第一脉冲信号stv1l、右侧第一脉冲信号stv1r、左侧第二脉冲信号stv2l、右侧第二脉冲信号stv2r处于高电平的时长为4t，左侧第一脉冲信号stv1l的上升沿相对于t4时刻滞后9t，右侧第一脉冲信号stv1r相对于左侧第一脉冲信号stv1l滞后1t，右侧第二脉冲信号stv2r的下降沿相对于t5时刻超前13t，左侧第二脉冲信号stv2l相对于右侧第二脉冲信号stv2r超前1t。
71.如图8所示，向如图6所示的栅极驱动电路提供时序信号，从而使栅极驱动电路120输出如图9所示的期望的波形。其中，图9示出了图6中栅极驱动电路的部分栅极驱动信号的时序图。参考图9所示的相邻7级栅极驱动单元输出的栅极驱动信号，可见，采用本发明实施例的栅极驱动单元组成的栅极驱动电路，每级栅极驱动单元能够输出良好的无噪声的栅极驱动信号，并且在停止输出的维稳阶段，可以保持在较低、较稳定的电平，不存在因高温失效引起的噪声或者误动作的问题。
72.图10示出了本发明实施例的显示装置的结构示意图。如图10所示，在该实施例中，显示装置10包括显示面板100、栅极驱动电路200和用于提供多个灰阶数据的数据驱动电路(未示出)，其中，栅极驱动电路200可以与显示面板100集成于同一基板上以形成集成栅极驱动电路结构。
73.显示面板100包括成行阵列排列的像素单元(未示出)、m条传输栅极驱动信号的扫描线以及n条传输灰阶数据的数据线，其中，m、n均为非零整数。
74.栅极驱动电路200包括多级栅极驱动单元300，其中至少一级栅极驱动单元300采用本发明提供的栅极驱动单元320，示例性地，本实施例中的栅极驱动单元300均采用本发明提供的栅极驱动单元320。每级栅极驱动单元300通过对应的扫描线输出相应的栅极驱动信号。在该实施例中，栅极驱动电路200中的每一级栅极驱动单元300与对应的一条扫描线连接，响应于左侧第一脉冲信号和右侧第一脉冲信号，提供栅极驱动信号g1至gm，从而逐行导通各行像素单元中的薄膜开关管(未示出)。在本实施例中，左右两侧对应的栅极驱动单元300分别耦接至不同行的扫描线，例如左侧栅极驱动单元300分别耦接至奇数行的扫描线，右侧栅极驱动单元300分别耦接至偶数行的扫描线。
75.在一种可行的实施例中，栅极驱动电路200中左右两侧对应的栅极驱动单元300耦接至同一行的扫描线。
76.进一步的，本发明前述实施例提供的栅极驱动单元320、栅极驱动电路及显示装置10，既可以正扫也可以反扫，针对只需要正扫和只需要反扫的应用场景，本发明分别提供了如图11和图12所示的栅极驱动单元320。
77.其中，图11示出的本发明又一实施例的栅极驱动单元330，相对于栅极驱动单元320只需将第二晶体管t2接收的第一维稳信号由gn-2改为gn-4，即可满足只需要正扫的应用场景，由栅极驱动单元330组成的栅极驱动电路中，每级栅极驱动单元减少一个gn-2的输入引脚，还能够省去gn-2的布线，有利于节约版图面积，进一步减小边框宽度。在预充电信号gn-4导通晶体管t8对第一节点q进行预充电同时，维稳信号gn-4导通第二晶体管t2，以将第二节点qb下拉至第二低电平vsq，更有利于第一节点q的预充电。
78.图12示出的本发明再一实施例的栅极驱动单元340，相对于栅极驱动单元320只需
将第三晶体管t3接收的第二维稳信号由gn+2改为gn+4，即可满足只需要反扫的应用场景，由栅极驱动单元340组成的栅极驱动电路中，每级栅极驱动单元减少一个gn+2的输入引脚，还能够省去gn+2的布线，有利于节约版图面积，进一步减小边框宽度。
79.综上所述，本发明提供的栅极驱动单元和栅极驱动电路中，维稳控制单元根据第一维稳信号以及第二维稳信号控制维稳单元对本级栅极驱动单元的栅极驱动信号进行下拉和维稳，本发明未采用第一节点的电压，避免第一节点被时钟信号耦合升高，导致第二节点漏电从而影响栅极驱动信号的稳定性，具有良好的输出能力和稳定性，能够提高产品的高温表现。
80.可选地，本发明提供的栅极驱动单元和栅极驱动电路中，采用前级、本级和后级栅极驱动单元输出的栅极驱动信号作为维稳信号，第二节点的电压不仅不会因为第一节点被时钟信号耦合而产生较大波动，还能减少第二节点电荷的流失，从而令维稳阶段的第二节点能够维持在较高较稳定的电压，进一步提高栅极驱动单元和栅极驱动电路的稳定性。
81.应当说明，本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当
……
时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。
82.依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。