专利名称：集成电路测试系统用管脚控制格式/响应器的制作方法
技术领域：
本实用新型涉及一种集成电路测试系统中使用的管脚控制格式/响应器，属于集成电路测试技术领域。
目前，管脚控制格式/响应器有多种实现方案。但这些方案多是采用分立元件搭建，由于分立元件的离散性，定时精度很难做得很好。另外，由于线路设计上的一些缺陷，现有的管脚控制格式/响应器在稳定性和定时精度等方面都有不足。
本实用新型采用的技术方案如下一种集成电路测试系统用管脚控制格式/响应器，包括DQ触发器，RS触发器和D触发器，其特征在于所述集成电路测试系统用管脚控制格式/响应器还包括格式模块电路，逻辑模块电路和比较模块电路；DQ触发器1和DQ触发器2相连接；DQ触发器3和DQ触发器4相连接，DQ触发器4与所述格式模块电路相连接；DQ触发器5与所述逻辑模块电路相连接，逻辑模块电路与DQ触发器6相连接，DQ触发器6与DQ触发器7相连接，DQ触发器7与所述比较模块电路相连接；比较模块电路的输出端接RS触发器和D触发器；测试主周期信号接入所述DQ触发器1、3、5；驱动时钟信号接入所述DQ触发器2、4。
本实用新型所述的集成电路测试系统用管脚控制格式/响应器基于CMOS电路，能耗低，效率高，可以制作成专用集成电路芯片形式，也可以制作成印刷电路板形式。它能够实现多通道扩展，可用在10MHz～20MHz的集成电路测试系统中，具有很高的稳定性和较高的定时精度。
图2为本实用新型所述的集成电路测试系统用管脚控制格式/响应器的框图。
图3为本集成电路测试系统用管脚控制格式/响应器中格式模块电路的电路原理图。
图4为本集成电路测试系统用管脚控制格式/响应器中逻辑模块电路的电路原理图。
图5为本集成电路测试系统用管脚控制格式/响应器中比较模块电路的电路原理图。
图6为四通道的格式/响应器的整体电路结构图。
图7为四通道的格式/响应器中STI模块的具体电路原理图。
图8为四通道的格式/响应器中PINCO模块的电路结构图。
图9为四通道的格式/响应器中PINCO模块的一个子模块的电路原理图。
图10为图9内子模块中含有两个格式模块电路的FORMAT01单元的电路原理图。
图1为一个典型的管脚控制装置的电路框图。该管脚控制装置对应4通道测试系统。图中的F_DATA是来高速图形发生器的测试图形数据信号，DADD和MADD是给D存储器和M存储器的地址选择信号，D信号和M信号分别为每管脚对应的驱动器允许信号及逻辑比较屏蔽信号。TX0～TX3，LE/TE0～LE/TE3，STX0～STX3，SLE/STE0～SLE/STE3为来自定时产生器的定时信号。TX，LE/TE是驱动时钟，用于驱动器的三态控制及驱动信号的前后沿，SLE/STE，STX是比较时钟，用于比较窗口的前后沿定时及比较结果的锁存。管脚控制格式/响应器是管脚控制装置的关键部件，它完成波形的合成及时间测量功能。管脚控制格式/响应器与M存储器和D存储器相连接，接收来自其的地址选择信号，与测试系统中的图形发生器相连接，接收来自其的测试图形数据信号。同时，它又通过程控延迟线接收来自定时产生器的定时信号。
图2是本实用新型所述的管脚控制格式/响应器的框图。图中所示的管脚控制格式/响应器为单通道。但在实际使用时，需要的格式/响应器可能为多通道，如两通道、四通道等等，因此可以根据需要将单通道的格式/响应器组合成多通道的。组合的方式很简单，由于单一通道的格式/响应器是一个相对独立的装置，不同通道的格式/响应器之间仅仅需要共享图2中所示的T信号、DT信号、INITN信号及STI信号即可，而T信号是测试主周期信号，决定整个测试系统的工作速度。时钟信号DT是T信号经过测试头往返延迟后的信号。测试头往返延迟是指信号从格式模块电路输出到测试头驱动器，再由测试头比较器回到比较模块电路的时间延迟。INITN信号为初始化信号。STI信号为静态选通信号。时钟信号STX是时钟信号TX经过测试头往返延迟后的信号。在图2中，1～7为DQ触发器。时钟信号T依次与DQ触发器1、3、5相接，时钟信号TX依次与DQ触发器2、4相接。来自高速图形发生器的D信号为驱动器允许/禁止信号，在每周期中由TX上升沿使它有效。它经过相连接的DQ触发器1和2之后输出到驱动器，决定驱动器是否可以工作。F为来自高速图形发生器的驱动信号或比较信号，在作为驱动器允许信号的D为高时，它经过相连接的DQ触发器3和4之后进入格式模块电路，格式模块电路在时钟信号LTE和格式信号FORMAT的作用下，输出SCN信号，向驱动器输出。DQ触发器5与逻辑模块电路相连接，逻辑比较屏蔽信号M进入DQ触发器5后的输出信号MT与DT信号和FT信号一起接入逻辑模块电路的输出端，逻辑模块电路输出PR1信号和PR2信号，进入顺序连接的DQ触发器6、7和比较模块电路中。DQ触发器6接入时钟信号DT，DQ触发器7接入时钟信号STX。比较模块电路接入CPH信号和CPL信号，其输出信号进入一个RS触发器的S端，该RS触发器的输出端接一个D触发器。时钟信号STX同时也接入RS触发器的R端和D触发器，以使在每一周期STX信号的上升沿时RS触发器清零。由RS触发器产生的Fail/Pass信号在每下一周期TX的上升沿锁存到一个D触发器中，再经过DT信号和T信号两级锁存后，在T时刻对外输出FAIL信号，并返回给高速图形发生器。
在管脚控制格式/响应器中，格式模块电路的电路原理图如图3所示。其中F_IN端接入的为图2中DQ触发器4的输出信号。FMT1和FMT2信号为FORMAT信号，它分为两路。STF信号为静态驱动信号。LTE端接入的为时钟信号。格式模块电路的输出端F_OUT输出的信号即为图2中所示的SCN信号。在图3中，F_IN信号分别进入一个或门，一个与门，一个DQ触发器和一个异或门的输入端，LTE信号也接入这四个门电路的输入端。上述四个门电路的输出端分别接四个电子开关。FMT1、FMT2和STI信号接入一个138译码芯片的输入端，138译码芯片的输出端接上述四个电子开关的选通端。STF信号接另一个电子开关的输入端，而STI信号接这个电子开关的选通端。上述的五个电子开关的输出端接在一起，成为整个格式模块电路的输出端F_OUT。
逻辑模块电路的电路原理图如图4所示。其中BT信号为逻辑模块电路选通信号，高电平选通。MT、DT、FT信号即为图2中所示的M、D、T信号进入DQ触发器后在时钟信号T的触发下产生的输出信号。BT信号和MT信号接入一个与非门的输入端，其输出端即为PR1信号。MT信号经过一个7404芯片构成的非门之后接第一个与门的输入端，FT信号经过另一个7404芯片构成的非门之后和BT信号一起接第一个或门的输入端。或门的输出端接上述第一个与门的输入端。MT信号和FT信号接第二个与门的输入端。BT信号经非门取反后与上述第一个与门的输出端及第二个与门的输出端一起接入第二个或门的输入端。第二个或门的输出端输出PR2信号。
比较模块电路的电路原理图如图5所示。其中PR1信号和PR2信号即为上述逻辑模块电路的输出信号，CPH和CPL信号为驱动器处输入的信号，SLTE为时钟信号，STI为静态选通信号。CPH信号经非门取反后与PR2信号和CPL信号一起接入第一个与非门的输入端中，上述三个信号也同时接入第一个或门的输入端。上述第一个与非门的输出端和第一个或门的输出端接入第一个与门的输入端，其输出端和PR1信号一起接第二个或门的输入端。CPH信号、CPL信号和PR1信号一起接入第二个与非门的输入端，PR1信号和PR2信号接第三个与非门的输入端，SLTE信号和STI信号接第三个或门的输入端。上述第二个与非门，第二个或门，第三个与非门，第三个或门的输出端接第四个与非门的输入端。第四个与非门的输出端接图2中所示的RS触发器的S端。
当STI信号为低时，测三态的D、M、F值为000；不测试时的D、M、F值为001。逻辑模块电路根据D、M、F的值给出比较模块电路的四种状态，并通过PR1、PR2信号加以定义
PR1、PR2信号经过DQ触发器的锁存，在STX信号的上升沿时起作用，并作为比较模块电路的输入，与CPH、CPL信号作比较，当为“测1”状态时，CPH为高，输出为低电平；当为“测0”状态时，CPL为低，输出为低电平；当为“测三态”时，CPH为低且CPL为高，输出为低电平；当为“不测”状态时，无论CPH、CPL为什么，输出均为低电平。检测的时间窗口由SLE和STE信号决定。
如上所述，本管脚控制格式/响应器的工作状态由D信号、M信号和F信号加以确定。当D信号为1时，是否作测试由M信号决定。M为高时进行测试；M为低时不进行测试。当D信号为低时，F信号作为比较信号。当M为高时，F信号为返回信号的期待值。当D为低，M为低，F为高时，进行三态测试。当D为低，M为低，F为低时，不作任何测试。详细列表如下
图6至图10给出了一个利用本实用新型所述的单通道管脚控制格式/响应器搭建的四通道格式/响应器的具体实施例。其中图6为四通道的格式/响应器的整体电路结构图。该电路可以分为两大模块，分别标记为STI模块和PINCO模块。在图6至图10中，各个标号最右边的数字0、1、2、3表示属于四个不同通道的管脚控制格式/响应器。在图6中，STI模块中的F0ST～F3ST管脚分别接PINCO模块中的STF0～STF3管脚，D0ST～D3ST管脚分别接PINCO模块中的STD0～STD3管脚，M0ST～M3ST管脚分别接PINCO模块中的STM0～STM3管脚，STI模块中的DL0～DL3管脚分别接输入的DL0～DL3信号，并与本模块的ODL0～ODL3管脚分别相接。STI模块其余的管脚均是与PINCO模块中同名的管脚相接，在图6中标示得很清楚，在此就不多赘述了。
图7显示了STI模块的具体电路原理图。在图7中，时钟信号SA0～SA2分别接38解码器74138的A、B、C三端，其输出端Y0N～Y5N分别接六个四通道的DQ触发器的CLK端，DL0～DL3分别接这六个四通道的DQ触发器的D1～D4脚，而这六个DQ触发器中上方四个的输出端分别为STI模块的F0ST～F3ST管脚、D0ST～D3ST管脚、M0ST～M3ST管脚，BT0～BT3管脚，下方两个DQ触发器的输出端则向四个格式模块电路输出FMT信号。F0ST～F3ST管脚引出的信号也接入八位总线芯片74244的2A4～2A1脚，1A4～1A1脚接另一个四通道DQ触发器的Q1～Q4脚，这个四通道DQ触发器的输出端D1～D4为STI模块的FAIL0～FAIL3管脚。同时，这四个管脚也经过一个四通道的电子开关与74244芯片的1Y4～1Y1脚相接。74244芯片的2Y4～2Y1脚为STI模块的ODL0～ODL3脚。DL0信号也接DQ触发器DFF2芯片的D脚，其输出端Q输出STI信号。DL0～DL3也分别接图7中右下角的一个四通道DQ触发器的D1～D4脚，这个四通道DQ触发器的输出端Q1～Q3脚分别为驱动多路复用模式和比较多路复用模式的使能端。
图8为PINCO模块的电路结构图。为显示清楚起见，PINCO模块又分为对称的两个子模块。每个子模块内为双通道的管脚控制格式/响应器。如图8所示，它们的测试主周期信号管脚TO、初始化信号管脚INITN、比较电路主周期信号管脚DTO、静态选通信号管脚STI和静态控制信号管脚STIMI连接在一起，共享测试主周期信号、时钟信号和选通信号。因为多个单通道的管脚控制格式/响应器可以以这样简单的方式组合成多通道的管脚控制格式/响应器，所以本实用新型所述的管脚控制格式/响应器不限于单个通道，多个通道也完全可以做到。
图9为PINCO模块的一个子模块的电路原理图。D0、D1、F0、F1、M0、M1分别接DQ触发器74174的1D～6D脚，74174的1Q～4Q分别接四个单通道DQ触发器的D端，同时1Q、2Q输出D信号，分别进入两个逻辑模块电路的Dt0端，3Q、4Q输出F信号，分别进入两个逻辑模块电路的Ft0端，5Q、6Q输出M信号，分别进入两个逻辑模块电路的Mt0端。这两个逻辑模块电路的输出分别进入一个DQ触发器的D1～D4管脚，其输出则分别再经过四个单通道DQ触发器后接两个比较模块电路的输入端。这两个比较模块电路的输出端信号分别经四级DQ触发器锁存后输出，分别为FAIL0和FAIL1。F信号经74174中的3Q、4Q脚传递给单通道DQ触发器，再经由这两个单通道DQ触发器的Q端接入含有两个格式模块电路的FORMATO1单元中。另一个子模块的电路原理图与之完全相同，在此就不赘述了。
图10为上述含有两个格式模块电路的FORMATO1单元的电路原理图。其中FORMAT_E和FORMAT_O即为图3所示的逻辑模块电路。从图中可以看出，对于两个格式模块电路，只需解决信号的复用问题即可。为此，我们引入了两个多路复用器21MUX。MUF信号接这两个多路复用器的S端，F_IN0信号和F_IN1信号分别接图10中上方的多路复用器的B脚和A脚，这个多路复用器的Y脚接FORMAT_E的F_IN脚。LTE0和LTE1信号分别接下方的多路复用器的B脚和A脚，这个多路复用器的Y脚接FORMAT_E的LTE脚。
本管脚控制格式/响应器可以有多种具体实现形式，既可以制作成印刷电路板，成为一块单独的板卡电路，又可以制作成专用集成电路芯片。无论制作成何种形式，只要技术方案一样，都在本实用新型的保护范围之内。
本实用新型所述的管脚控制格式/响应器可以支持下述的工作模式1.立即模式在有些测试系统中可以执行所谓的“立即模式”的指令。在这种模式下，一条指令要走多个周期，直到由该指令执行的测试结果传回高速图形发生器，并以此作为跳转的条件。在“立即模式”下，TX，LE/TE，STX，SLE/STE信号在Fail/Pass信号锁存于RS触发器之前的周期一直被提供，而在此之后的周期里不再提供。因此在“立即模式”时RS触发器输出的Fail/Pass信号越过后面的几级锁存器直接输出。
2.多路复用模式多路复用模式分驱动多路复用模式和比较多路复用模式。当被测器件的管脚数较少时采用多路复用模式可加倍提高测试速度。
在驱动多路复用模式下，每一主时钟周期把相邻奇偶通道的驱动图形合成加到测试系统的偶通道。可加倍提高图形驱动速率。
在比较多路复用模式下，每一主时钟周期把相邻奇偶通道的比较图形合成加到测试系统的偶通道。可加倍提高图形比较速率。
3.静态方式静态方式是指在不启动高速子系统的情况下，驱动图形和比较图形不由高速图形发生器送来，而是由控制计算机通过测试系统内部总线直接给出。这时没有T和DT信号，自然也没有其它的定时信号。驱动图形直接加到驱动器信号端，比较图形加到比较模块电路，比较模块电路输出的静态比较结果直接从芯片输出。
需要声明的是，本实用新型的特定实施例已经对本实用新型的发明内容做了详尽的说明。对本领域的一般技术人员而言，在不背离本实用新型精神的前提下对它所做的任何显而易见的改动，特别是对若干部件的等同替换，都构成对本实用新型专利权的侵犯，将承担相应的法律责任。
权利要求1.一种集成电路测试系统用管脚控制格式/响应器，包括DQ触发器，RS触发器和D触发器，其特征在于所述集成电路测试系统用管脚控制格式/响应器还包括格式模块电路，逻辑模块电路和比较模块电路；DQ触发器(1)和DQ触发器(2)相连接；DQ触发器(3)和DQ触发器(4)相连接，DQ触发器(4)与所述格式模块电路相连接；DQ触发器(5)与所述逻辑模块电路相连接，逻辑模块电路与DQ触发器(6)相连接，DQ触发器(6)与DQ触发器(7)相连接，DQ触发器(7)与所述比较模块电路相连接；比较模块电路的输出端接RS触发器和D触发器；测试主周期信号接入所述DQ触发器(1)、(3)、(5)；驱动时钟信号接入所述DQ触发器(2)、(4)。
2.如权利要求1所述的集成电路测试系统用管脚控制格式/响应器，其特征在于所述格式模块电路中，输入信号和时钟信号分别接入一个或门，一个与门，一个DQ触发器和一个异或门的输入端；所述四个门电路的输出端分别接四个电子开关；格式信号和静态选通信号接译码芯片的输入端，所述译码芯片的输出端接上述四个电子开关的选通端；静态驱动信号接另一个电子开关的输入端，所述静态选通信号接这个电子开关的选通端；所述五个电子开关的输出端接在一起。
3.如权利要求1所述的集成电路测试系统用管脚控制格式/响应器，其特征在于所述逻辑模块电路中，逻辑模块选通信号接入一个与非门的输入端；一个非门和一个或门的输出端接一个与门的输入端；所述与门的输出端和另一个非门及另一个与门的输出端一起接入一个或门的输入端。
4.如权利要求1所述的集成电路测试系统用管脚控制格式/响应器，其特征在于所述比较模块电路中，一个与非门的输出端和一个或门的输出端接一个与门的输入端，所述与门的输出端接第二个或门的输入端；第二个与非门，第二个或门，第三个与非门，第三个或门的输出端接第四个与非门的输入端。
5.如权利要求1所述的集成电路测试系统用管脚控制格式/响应器，其特征在于数个集成电路测试系统用管脚控制格式/响应器通过将测试主周期信号端口、时钟信号端口、静态选通信号端口和初始化信号端口连接在一起实现多通道测试。
专利摘要本实用新型公开了一种集成电路测试系统用管脚控制格式/响应器。该管脚控制格式/响应器包括DQ触发器，RS触发器，D触发器，格式模块电路，逻辑模块电路和比较模块电路。DQ触发器(1)和(2)相连接，DQ触发器(3)和(4)相连接，DQ触发器(4)与格式模块电路相连接，DQ触发器(5)与逻辑模块电路相连接，逻辑模块电路与DQ触发器(6)、(7)相连接，DQ触发器(7)与比较模块电路相连接，比较模块电路的输出端接RS触发器和D触发器。本管脚控制格式/响应器可以有多种实现形式，既可以制成单独的板卡电路，又可以制作成专用集成电路芯片，可以实现多通道扩展，用在10MHz～20MHz的集成电路测试系统中，具有很高的稳定性和较高的定时精度。
文档编号G01R31/28GK2586169SQ02285728
公开日2003年11月12日 申请日期2002年11月15日 优先权日2002年11月15日
发明者何卫, 杨新涛, 张生文, 卢中华 申请人:北京自动测试技术研究所