一种双接口雷达数据记录仪的制作方法

专利名称：一种双接口雷达数据记录仪的制作方法
技术领域：
本发明涉及一种双接口雷达数据记录仪。属于通信控制技术领域。 背景技术：
随着超宽带雷达技术和软件无线电的发展，雷达信号的波形也越来越复杂，只有 对实际情况下的雷达目标回波深入细致的进行分析研究，才能保证整个雷达信号处理系统 的正确性和稳定性。雷达回波经过射频前端、接收中频处理后会产生巨大的数据量，为了使 数据完整的保存下来，记录设备必须能够连续的、长时间的跟踪记录每一个雷达回波脉冲 内的信号，用于试验结束后的数据处理与分析。因此，数据记录设备在雷达导引头的研制和 实验过程中具有十分重要的作用。雷达系统的中频信号频率一般都小于100MHz，记录设备 的采样频率要高于80MHz且需要连续工作一个小时以上，所以每次实验连续记录的雷达数 据容量可以达到几十到几百GB，因此对记录系统的速度和容量均提出了很高的要求。我国在高速大容量存储技术方面还相对落后，而且我国的存储技术的研究主要在 存储系统的方案实现上，即系统级开发。许多核心技术的研究、产品的开发、生产相对滞后。 但随着技术的不断进步，又给我们提供了新的机遇和挑战。国内已有部分院校、研究单位和 企业在进行这方面的研究工作。清华大学的精密仪器与机械系也在做这方面的研究，并已 经取得了一定成果。其主要成果为“Sustained Data Recording System Base On Software RAID”，它的连续、实时存储是基于软件独立冗余磁盘阵列(即RAID)来实现的，采用Xilinx 公司的复杂可编程逻辑器件(即CPLD)和CYPRESS公司的同步动态随机存储器(即SDRAM) 组成双页缓冲器，LSI53C770S CSII/0处理器和小型计算机系统接口(即SCSI)硬盘组成 RAID冗余系统。高速大容量存储技术在国外得到非常迅速的发展，新的存储媒介不断被推出，新 的存储方案不断涌现。数据存储的介质从磁带、硬磁盘，到现在的光存储介质，存储的速度 越来越快、存储的容量越来越大。从发展的趋势来看，主要是依靠新的存储介质或者是采用 新的技术进行改进，从而提高速度和容量。当前雷达数据记录仪根据记录介质可分为磁带机、磁盘阵列和固态存储器三类(1)磁带机磁带机记录的是模拟信号，能够真正实现无失真记录模拟数据。因此磁带机主要 用作海量存储，一般作为数据备份，其特点是容量大，控制简单，但成本较高，记录速度低， 回放不灵活。如Quantum公司的DLT 8000磁带机，单盘磁带容量为80GB，传输率为6. OMB/ S0(2)磁盘阵列磁盘阵列记录仪采用RAID技术，把多个硬盘连接在一起协同工作，实现硬盘的并 行输入输出，具有容量大，记录和回放速度较高等优点，但系统庞大，结构复杂，功耗较高。 如长久思捷公司研制的LH-DACQ高速雷达数据记录系统，采用SCSI磁盘作为基本的存储介 质，采用RAIDO存储控制引擎，持续记录速度为320MB/S，峰值存储速度超过385MB/S。
(3)固态存储器固态存储被认为是存储行业的技术革新，目前基于闪存(即FLASH)的固态存储阵 列正在迅猛发展，其具有无机械结构、读写延迟极小、低功耗、低噪音等众多优点，并且具有 极高的读写带宽，但价格昂贵，开发周期长。如SEAKR公司研制的某型号雷达数据记录系 统，采用新一代EMDS固态存储器，容量达1TB，写入速度超过1000MB/S。此外，以太网在实时操作、可靠传输、标准统一等方面的卓越性能及其便于安装、 维护简单、通信距离远等优点，已经被国内外很多实时监控、数据记录领域的研究人员广泛 关注，并在实际应用中展露出显著的优势。本发明设计并实现了一种用于某脉冲多普勒(即PD)雷达系统的小型化数据记录仪，具有固态集成电路设备(即IDE)硬盘和RJ45网线双接口，同时满足空中和地面应用环 境要求，能实时记录雷达原始波形数据。由于系统和技术的通用性，也可应用于其他相似的 数据记录系统。针对上面提到的情况以及现实中的需求，考虑到稳定性设计、高可靠性设计 以及兼容性和可扩展性，本发明采用了数字信号处理器(即DSP) +现场可编程门阵列(即 FPGA)的硬件结构设计，把所有的数据采集处理功能、接口协议的实现等功能都由硬件编程 实现，一方面可以减少专用芯片的大量使用，从而有利于实现小型化，另一方面各部分功能 都由编程实现，易于进行功能的扩展，从而实现了兼容性和可扩展性。本双接口雷达数据记录仪，以DSP为主控制器，FPGA为主要的接口单元，实现了高 速实时记录雷达数据的目标，为事后对雷达信号研究和分析提供了一个有利的工具。其具 有固态IDE硬盘和RJ45网线两种接口，能够适应机载和地面等多种应用环境，使用灵活方 便。本记录仪体积小，记录速度快，工作稳定可靠，可广泛应用于各种雷达测试和挂飞试验。

发明内容
1、目的本发明的目的在于提供一种双接口雷达数据记录仪，该记录仪能够将雷 达原始数据实时记录在固态IDE硬盘中或者通过RJ45网线实时输出。本发明成功在一个 雷达数据记录系统中实现双接口输出，并可根据具体应用场合自主切换，本双接口雷达数 据记录仪系统集成在一片印刷电路板(即PCB)上，双接口功能均通过一片DSP和一片FPGA 编程实现，减少了专用芯片的使用，节省PCB面积并减轻系统重量，且具有使用灵活，易于 修改的优点。本发明主要创新点是在单PCB上通过可编程逻辑器件实现双接口雷达数据记录 仪。以往的大容量数据存储装置，人们一般使用专用芯片(如IDE硬盘控制芯片，缺点是无 法修改，而且一家公司的芯片一般只能用于自己家公司的硬盘，无法实现通用性)，或是只 有一种接口，只能满足特定应用环境下的需求。本发明在一个系统中同时实现了两种接口， 并可以自主切换，减少专用芯片的使用，具有体积小，重量轻，适应性强，易于修改等优点， 可广泛应用于雷达系统调试及挂飞实验。2、技术方案本发明一种双接口雷达数据记录仪，它包括DSP主控模块、FPGA接口 控制模块、ADC数据采集模块、SDRAM数据缓存单元、网络接口芯片、固态IDE硬盘和电源芯 片。它们之间的连接关系是SDRAM数据缓存单元与DSP主控模块相连，用于数据缓存；DSP 主控模块和ADC数据采集模块均与FPGA接口控制模块通过总线相连，进行数据交换；FPGA 接口控制模块控制固态IDE硬盘和网络接口芯片完成数据记录；电源芯片负责提供整个系统工作所需的电压。该记录仪的硬件系统框图如图1所示。所述DSP主控模块是本发明的主控制部分，它采用模块化设计，每个模块单独完 成各自的功能，它包括数据缓存模块、FAT32文件格式生成模块和FPGA通信模块。它们之 间的连接关系是数据缓存模块、FAT32文件格式生成模块分别与FPGA通信模块通过数据 总线、地址总线和控制总线相连，数据缓存模块将原始数据和FAT32文件格式数据一起传 给FPGA通信模块。该数据缓存模块内部开辟出一块接收随机存取存储器(即RXRAM)，与 FPGA接口控制模块生成的先入先出存储器(即FIFO)通过数据总线、控制总线相连，把雷达 原始数据从FIFO读取到RXRAM内，完成原始数据的采集和打包。由于TS201S具有SDRAM 控制器，因此该数据缓存模块与SDRAM数据缓存单元通过数据总线、地址总线和控制总线 直接相连，把打包后的原始数据缓存到SDRAM数据缓存单元，并在缓存一定帧数的数据后， 数据缓存模块将其一起读回DSP主控模块的内存中，并传递给FPGA通信模块。该FAT32文 件格式生成模块的结构主要由中断和查询寄存器组成，首先查询判断硬盘是否需要建立新 文件，如果需要建立新文件，那么本模块就需要先创建一个硬盘需要的文件目录表(即FDT 表)，用来管理硬盘中的文件名。对于硬盘保存的文件，它们的文件名都在FDT这个表中记 载。DSP主控模块查询FDT表是否已经建立，如果建立，那么说明新文件开始创建了，本模 块还需要建立一个管理每个文件里面数据的簇链，即FAT32文件分配表。当硬盘连接计算 机时，操作系统就可以认出硬盘中的文件。该FPGA通信模块主要由直接存储器访问(即 DMA)控制器构成，雷达原始数据采样完成并缓存后存储在DSP主控模块内存中后，该数据 通过DMA方式传递到FPGA接口控制模块生成的FIFO中，写给固态IDE硬盘或者DM9000A。 DSP主控模块和FPGA接口控制模块之间约定了一些标志位，用来传递命令和反映系统当前 工作状态。例如当DSP主控模块查询硬盘为空闲状态时，即将数据发送给FIFO，然后发送写 命令给FPGA接口控制模块，FPGA接口控制模块收到命令后将数据读出，写入硬盘后返回空 闲状态，等待接收DSP主控模块的下次命令。所述FPGA接口控制模块主要负责完成系统接口控制功能，控制ADC数据采集模 块进行采样，接收DSP主控模块传递的原始数据，实现固态IDE硬盘接口时序逻辑，实现 DM9000A网卡芯片接口时序逻辑等。其结构形式是它由DSP配置模块、控制ADC进行雷达 原始数据采样的ADC控制模块、用来控制硬盘时序逻辑的固态IDE硬盘接口控制模块和用 来控制DM9000A的网络接口芯片控制模块组成。它们之间的连接关系是DSP配置模块在上电后对DSP进行配置，ADC控制模块负责生成ADC工作所需的时序逻辑，ADC控制模块与固 态IDE硬盘接口控制模块和网络接口芯片控制模块均相连，可自主切换两种数据接口。该 DSP配置模块由组合逻辑电路构成，系统上电后，FPGA接口控制模块将DSP对应管脚进行配 置，同时将DSP输出时钟作为本地时钟，全局按此频率来运行，FPGA接口控制模块对DSP进 行配置使DSP能进入仿真环境，实现联合测试行为组织(即JTAG)在线调试。该ADC控制 模块由时序逻辑构成，按照本记录仪选用的模数转换器件AD9430，搭建出工作所需时序逻 辑。AD9430具有双路输出功能，即输出按照第“N，N+2, N+4, · · · ”和第“N+l，N+3, N+5. · · ” 采样点分为两路，AD9430提供输出同步时钟，在同步时钟的上升沿将两路采样数据输出到 管脚，并将数据存入FPGA接口控制模块生成的FIFO中，由DSP读走。该固态IDE硬盘接口 控制模块由有限状态机构成，通过读写固态IDE硬盘的寄存器组完成硬盘初始化、PI04工 作模式建立和数据传输过程。固态IDE硬盘具有PIO和DMA两类工作模式，PIO工作模式通过I/O端口指令进行数据读写，比DMA模式稳定可靠，适合工业应用；本发明选择PIO模式中速度最快的PI04模式，兼顾传输速度和系统稳定性；本模块生成了两个FIFO，分别用 来保存写入(FIFOW)和读出(FIFOR)的硬盘数据，避免了读写操作冲突，提高系统稳定；此 夕卜，数据线逻辑控制负责切换固态IDE硬盘的数据总线连接寄存器还是FIFO ；IDE状态单 元用来反映硬盘当前是否可读/写状态，配合DSP主控模块进行硬盘读写操作；读写状态 反映最近一次硬盘读写是否正常；地址线逻辑控制配合不同的寄存器生成不同的地址，将 配置读写硬盘的参数发送给硬盘；IDE读写控制负责管理和生成固态IDE硬盘的读写信号。 该网络接口芯片控制模块同样由有限状态机构成，本记录仪的网线接口只用来输出原始数 据，不需要接收外界信息，因此FPGA接口控制模块只需根据DM9000A状态控制发数，只生成 一个用来保存发送数据的FIFO即可(FIFOW)。网卡状态寄存器用来反映当前是否可发送数 据；网卡寄存器控制单元用来读写DM9000A的寄存器组，完成网卡初始化、唤醒物理层(即 PHY)、建立系统网络协议即(IP)、配置地址、发送命令等操作。如图1所示。
在对硬盘操作的过程中，DSP主控模块需要不断读取硬盘的参数，用来判断下次写 入的逻辑块地址(即LBA)以及下一个文件的建立，因此读写硬盘的数据分别放在FPGA接 口控制模块生成的2个FIFO中，一个用来保存从硬盘读出的数据(FIFOR)，另一个用来保存 需写入硬盘的数据(FIFOW)。两个FIFO对应的固态IDE硬盘端数据宽度均为16位，另一 端均为32位。这点是出于16位的固态IDE硬盘数据接口和32位的TS201S数据宽度接口 考虑的。通过RJ45网线接口传输数据时，FPGA接口控制模块只需根据DM9000A状态控制 进行发数，因此只生成一个用来保存发送数据的FIFO即可(FIFOW)，位宽同样为32位入16 位出。 所述ADC数据采集模块选用ADI公司的AD9430，该器件提供有两种数据输出接口 模式，即双端口 3. 3V互补金属氧化物半导体(即CMOS)输出和低压差分信号(即LVDS)输 出。在CMOS模式下，每个通道的数据通过率为105MSPS，且有交替数据输出和并行数据输出 两种方式；在LVDS模式下，数据通过率为210MSPS，可与带有LVDS接收器的芯片进行直接 接口。该模块负责完成雷达原始波形信号的模数转换。所述SDRAM数据缓存单元与系统总线同步工作，避免了在系统总线对异步DRAM 进行操作时同步所需的额外等待时间，可加快数据的传输速度。该单元负责将采集到的雷 达信号原始数据缓存起来，然后再通过DSP主控模块将数据传递给FPGA接口控制模块，由 FPGA接口控制模块控制接口时序逻辑，将数据存储到固态IDE硬盘中或通过RJ45网线传
出ο所述网络接口芯片是以太网控制器DM9000A，带通用处理器接口，支持8/16位数 据总线模式，16KB非易失性FLASH存储器，采用48脚薄四方扁平(即TQFP)封装。DM9000A 芯片实现以太网媒体介质访问层(即MAC)和PHY的功能，包括MAC数据帧的组装/拆分与 收发、地址识别、循环冗余(即CRC)编码/校验、MLT-3编码器、接收噪声抑制、输出脉冲成 形、超时重传、链路完整性测试、信号极性检测与纠正等。所述固态IDE硬盘的结构与传统机械硬盘类似，区别在于原来机械部分的马达、 碟片换成了闪存颗粒，磁盘主控芯片、PCB总线连接接口均保留下来。固态存储被认为是存 储行业的技术革新，目前基于FLASH的固态存储阵列正在迅猛发展，其具有无机械结构、读 写延迟极小、低功耗、低噪音等众多优点。其中固态IDE硬盘通过寄存器访问进行读写操作，相对DMA方式更加稳定可靠，适合工业应用。该固态IDE硬盘负责完成雷达原始数据的 存储。所述电源芯片是TPS54610芯片，可提供-0. 6 IOV的输出电压。本发明用到四 种电压1. 05V、1. 5V、2. 5V和3. 3V。其中，1. 05V为DSP主控模块ADSP-TS201S的内核供电 电压，1. 5V为FPGA接口控制模块的内核供电电压以及SDRAM数据缓存单元供电电压，2. 5V 为TS201S的I/O供电电压，3. 3V为FPGA接口控制模块的I/O供电电压以及其它芯片的供 电电压。硬件电源层分布中，1. 05V和3. 3V共用一个电源层，1. 5V、2. 5V分别为单独的电源 层。3、优点及功效本发明一种双接口雷达数据记录仪的优点是该记录仪体积小，记录速度快，使 用灵活方便，工作稳定可靠，它能够将雷达原始数据实时记录在固态IDE硬盘中或者通过 RJ45网线实时输出，可适应多种应用环境。


图1是双接口雷达数据记录仪硬件结构图。图2是固态IDE硬盘寄存器地址映射图。图3是固态IDE硬盘工作流程图。图4是RJ45网线接口工作流程图。图1中符号说明如下ADC 数据采集模块(模数转换器)；DSP 主控模块(数字信号处理器)；SDRAM 数据缓存单元(同步动态随机存储器)；FPGA 现场可编程门阵列；FIFOR、FIFOff =FPGA 生成的存储器；IDE 电子集成驱动器；DM9000A 网络接 口 芯片；TPS54610 电源芯片；RJ45 :RJ45型网线插头又称水晶头，共八芯。
具体实施例方式本发明一种双接口雷达数据记录仪，它由DSP主控模块(选用ADI公司高端处理 器TS201S)、FPGA接口控制模块(选用Xilinx公司XC4VSX55)、ADC数据采集模块(选用 ADI公司的AD9430)、SDRAM数据缓存单元(选用Micron公司的MT48LC4M32B2)、网络接口 芯片(选用DAVIC0M供公司的DM9000A)、固态IDE硬盘和电源芯片组成。其中，SDRAM数据 缓存单元与DSP主控模块相连，用于数据缓存；DSP主控模块和ADC数据采集模块均与FPGA 接口控制模块通过总线相连，进行数据交换；FPGA接口控制模块控制固态IDE硬盘和网络 接口芯片完成数据记录；电源芯片负责提供整个系统工作所需的电压。该记录仪的硬件系 统框图如图1所示。所述DSP主控模块是本发明的主控制部分，它采用模块化设计，每个模块单独完成各自的功能，包括数据缓存模块、FAT32文件格式生成模块和FPGA通信模块。DSP主控模 块负责完成整个数据记录系统的逻辑控制、资源调度、原始数据打包处理等工作，使用固态 IDE硬盘接口时，DSP主控模块还负责生成FAT32文件系统，以便于PC识别硬盘中的文件。所述FPGA接口控制模块主要负责完成系统接口控制功能，它包括ADC控制模块控 制AD9430进行雷达原始数据采样，接收DSP主控模块传递的原始数据，实现固态IDE硬盘 接口时序逻辑，实现DM9000A网卡芯片接口时序逻辑等。在对硬盘操作的过程中，DSP主控 模块需要不断读取硬盘的参数，用来判断下次写入的LBA地址以及下一个文件的建立，因 此读写硬盘的数据分别放在FPGA接口控制模块生成的2个FIFO中，一个用来保存从硬盘 读出的数据(FIFOR)，另一个用来保存需写入硬盘的数据(FIFOW)。两个FIFO对应的固态 IDE硬盘端数据宽度均为16位，另一端均为32位。这点是出于16位的固态IDE硬盘数据 接口和32位的TS201S数据宽度接口考虑的。此外，数据线逻辑控制负责切换寄存器还是 FIFO连接到固态IDE硬盘的数据总线；IDE状态单元用来反映硬盘当前是否可读/写状态， 配合DSP主控模块读写硬盘操作；读写状态反映最近一次硬盘读写是否正常；地址线逻辑 控制配合不同的寄存器生成不同的地址，将配置读写硬盘的参数发送给硬盘；IDE读写控 制负责管理和生成固态IDE硬盘的读写信号。通过RJ45网线接口传输数据时，FPGA接口 控制模块只需根据DM9000A状态控制进行发数，因此只生成一个用来保存发送数据的FIFO 即可(FIFOW)，位宽同样为32位入16位出。网卡状态寄存器用来反映当前是否可发送数 据；网卡寄存器控制单元用来读写DM9000A的寄存器组，完成网卡初始化、唤醒PHY、建立系 统IP、配置地址、发送命令等操作，通过RJ45接口将数据传出。如图1所示。所述ADC数据采集模块选用ADI公司的AD9430，该器件提供有两种数据输出接口模式，即双端口 3. 3VCM0S输出和LVDS输出。在CMOS模式下，每个通道的数据通过率 为105MSPS，且有交替数据输出和并行数据输出两种方式；在LVDS模式下，数据通过率为 210MSPS,可与带有LVDS接收器的芯片进行直接接口。该模块负责完成雷达原始波形信号 的模数转换。所述SDRAM数据缓存单元即Synchronous DRAM(同步动态内存)，它与系统总线同 步工作，避免了在系统总线对异步DRAM进行操作时同步所需的额外等待时间，可加快数据 的传输速度。该单元负责将采集到的雷达信号原始数据缓存起来，然后再通过DSP主控模 块将数据传递给FPGA接口控制模块，由FPGA接口控制模块控制接口时序逻辑，将数据存储 到固态IDE硬盘中或通过RJ45网线传出。所述网络接口芯片选用台湾联杰国际(DAVIC0M)公司生产的一款低成本单芯片 快速以太网控制器DM9000A，带通用处理器接口，支持8/16位数据总线模式，16KB非易失 性FLASH存储器，采用48脚TQFP封装。DM9000A芯片实现以太网媒体介质访问层(MAC) 和物理层(PHY)的功能，包括MAC数据帧的组装/拆分与收发、地址识别、CRC编码/校验、 MLT-3编码器、接收噪声抑制、输出脉冲成形、超时重传、链路完整性测试、信号极性检测与 纠正等。所述固态IDE硬盘的结构与传统机械硬盘类似，区别在于原来机械部分的马达、 碟片换成了闪存颗粒，磁盘主控芯片、PCB总线连接接口均保留下来。固态存储被认为是存 储行业的技术革新，目前基于FLASH的固态存储阵列正在迅猛发展，其具有无机械结构、读 写延迟极小、低功耗、低噪音等众多优点。其中固态IDE硬盘通过寄存器访问进行读写操作，相对DMA方式更加稳定可靠，适合工业应用。该固态IDE硬盘负责完成雷达原始数据的 存储。所述电源芯片选用TI公司的TPS54610芯片，它负责提供整个系统工作所需 的电压。本发明用到四种电压1.05V、1.5V、2. 5V和3. 3V。其中，1. 05V为DSP主控 模块ADSP-TS201S的内核供电电压，1. 5V为FPGA接口控制模块的内核供电电压以及 ADSP-TS201S的SDRAM数据缓存单元供电电压，2. 5V为TS201S的I/O供电电压，3. 3V为 FPGA接口控制模块的I/O供电电压以及其它芯片的供电电压。硬件电源层分布中，1.05V 和3. 3V共用一个电源层，1. 5V、2. 5V分别为单独的电源层。由于外部系统只对记录仪提供 5V和12V电压，所以在记录仪硬件系统中，需要设计电压转换电路。电压转换芯片选用TI 公司的TPS54610芯片，可提供-0. 6 IOV的输出电压。本双接口雷达数据记录仪内部具有固态IDE硬盘和网卡切换控制逻辑，可根据使 用环境自由选择，下面分别对实现过程进行详细介绍。1.固态IDE硬盘接口
IDE接口引脚可分为以下几类16位1/0，读写使能信号DIOR和DI0W，片选信号 CSl和CS0，地址线DA2、DAl和DAO等，如图1所示。主机通过读写寄存器实现对IDE接口 的控制，CS1、CS0、DA2、DA1和DAO这五个信号用来区分寄存器的地址，图2列出了需要用到 的寄存器地址映射，各寄存器意义如下数据寄存器(IFO)是主机和硬盘控制器的缓冲区之间进行8位或16位数据交换 用的寄存器，使用该寄存器进行数据传输的方式称程序输入输出方式，即PIO方式，数据交 换的另一种方式是通过DMA通道，这种方式不使用数据寄存器进行数据交换。错误寄存器(IFl)该寄存器包含了上次命令执行后硬盘的诊断信息。扇区计数寄存器(1F2)指明所要读/写的扇区总数，其中0表示传输256个扇区， 如果在数据读写过程发生错误，寄存器将保存尚未读写的扇区数目。扇区号寄存器、磁道数寄存器(2个)和磁头寄存器合称为介质地址寄存器，可以 用柱面/磁头/扇区(即CHS)方式或LBA方式进行寻址。状态寄存器(1F7)保存硬盘控制器命令执行后的状态和结果。命令寄存器(1F7)包含执行的命令代码。当向命令寄存器写命令时，该命令的相 关参数必须先写入。在写命令时，状态寄存器的BSY位置1。如果命令非法，则中止执行。FPGA接口控制模块对固态IDE硬盘的操作分为三类，分别是上电初始化，读操作 和写操作，均使用有限状态机实现。状态机的跳转条件主要取决于硬盘的状态寄存器，其中 第7位BSY位(忙闲信号)，第6位RDY位(准备就绪信号)和第3位DRQ位(数据请求信 号)是判断的重点。上电初始化是硬盘读写操作的第一步，主要完成硬盘的复位和工作模式设置。系 统上电后，首先将RSET信号拉低25us进行硬复位，等待2ms之后开始查询硬盘的状态寄存 器，判断BSY位是否为0，如果为0，表明硬盘处于非“忙”状态，继续流程，否则继续查询状态 寄存器，直到满足要求为止。当硬盘非“忙”时进行硬盘工作模式的设置，这里采用PI04工 作模式，其峰值数据传输率可达16. 6MB/s。在设置PI04模式时，需要配置磁头寄存器(1F6) 为“OxEO”，选择主驱动器；配置辅助状态寄存器(3F6)为“OxOA”，关闭中断，选择查询模式； 配置特性寄存器(IFl)为“0x03”，选择PI04工作模式；配置扇区数寄存器(1F2)为“OxOC”，采用LBA逻辑寻址方式进行数据寻址；最后配置命令寄存器(1F7)为“OxEF”，发送配置命 令。硬盘工作模式配置结束后，再次查询硬盘状态寄存器，当BSY为O且RDY为1时，表明 配置生效，此时硬盘的状态机应进入空闲状态，等待读写操作。硬盘的写操作过程如下空闲状态下，当FPGA接口控制模块收到DSP主控模块的 写命令后，检查硬盘状态寄存器，若BSY位为0，FPGA接口控制模块向硬盘发送写数据的扇 区数和扇区起始LBA地址(1F2 1F6)，该5个寄存器配置结束后再次检查状态寄存器，直 至IJ BSY位为0且RDY位为1后，向硬盘命令寄存器(1F7)发送写命令“0x30”并第三次检 查状态寄存器，如果BSY位为0且DRQ位为1，表明硬盘已经准备好数据，可以进行数据传 输。此时FPGA接口控制模块从FIFOW中读取512字节(1扇区)数据并写入硬盘数据寄存 器(1F0)。写完一扇区数据后，第四次检查状态寄存器，若DRQ位为0，表明无数据请求，此 时置位FPGA接口控制模块的读写状态寄存器，标识写操作结果，并返回空闲状态；若DRQ位 为1，则表示硬盘写操作没有结束，继续写入下一扇区数据，重复写操作的过程，直到DRQ位 为0之后返回空闲状态。
硬盘读操作与写操作类似，区别在于读命令为“0x20”，其余和硬盘写操作完全相 同。FPGA接口控制模块控制固态IDE硬盘接口的流程如图3所示。2.RJ45 网线接口本系统通过FPGA接口控制模块直接控制DM9000A来实现RJ45网线接口。上电时， FPGA接口控制模块配置DM9000A的网络控制寄存器NCR、中断屏蔽寄存器IMR等完成其初 始化。随后，DM9000A进入数据收发等待状态，当要向以太网发送数据帧时，FPGA接口控制 模块先将数据打包成UDP或IP数据包，并通过16位总线逐字节发送到DM9000A的数据发 送缓存中，然后将数据长度等信息传给DM9000A的相应寄存器。发送使能命令后，DM9000A 将缓存的数据和数据帧信息进行MAC组帧并发送出去。2. 1DM9000A 初始化DM9000A需要在上电后对内部寄存器进行初始化，该过程通过FPGA接口控制模块 对DM9000A的数据总线进行操作，具体流程如下(1)唤醒 PHY复位后，DM9000A恢复默认的休眠状态，以降低功耗，因此需要首先唤醒PHY。设置 通用寄存器GPR(IFH)的BitW]位为0即可。(2)进行两次软复位设置网络控制寄存器NCR(OOH)的Bit[l:0]位为“11”，保持20 μ s，然后再将其置 为“00”，此为一次软复位操作，重复一次即完成两次系统软复位。(3)配置NCR寄存器通过改变网络控制寄存器NCR可以选择设置内部或者外部PHY、全双工或者半双 工模式、使能唤醒事件等网络操作。本系统设置NCR的Bit [2:1]位为“00”，配置为正常模式。(4)设置中断屏蔽寄存器IMR(FFH)的Bit[7]位为1，使能RX/TX缓冲器的内存读 写地址指针的自动返回功能。(5)设置MAC地址
将48位MAC地址依次写入物理层地址寄存器PAR(10H 15H)。(6)清除发送状态设置网络状态寄存器NSR(OIH)为2CH，清除TX状态标志；设置中断状态寄存器 ISR(FEH)为3H1，清除中断状态标志。通过以上步骤，DM9000A已完成初始化操作。2. 2数据发送DM9000A中的发送缓冲区可以同时存储两帧数据，按照先后顺序命名为帧I和帧 II。DM9000A上电初始化后，发送缓存区的起始地址是00H，当前数据帧编号为帧I。两帧数 据的状态控制字分别记录在DM9000A的状态寄存器03H和04H中。发送过程如下首先，FPGA接口控制模块利用写操作寄存器MWCMD (F8H)向DM9000A的发送缓存 区中写入发送数据帧，即需要先写入6字节的目的MAC地址，再写入6字节的源MAC地址， 最后再写入发送数据。然后，FPGA接口控制模块利用写操作寄存器MWCMD将数据帧长度写 入寄存器FCH和FDH，数据长度为16位，将高8位写入寄存器FCH，低8位写入寄存器FDH。 最后，FPGA将发送控制寄存器TCR(02H)的Bit[l]置为1，向DM9000A发出发送数据指令。 DM9000A会自动做一些处理才将数据发往以太网，包括插入报头和帧起始分隔符，插入来 自上层协议的数据，如果数据量小于64字节，则自动补齐64字节，根据目标地址、源地址、 长度/类型和数据产生CRC校验序列，并插入校验序列位等，这些处理都无需FPGA干预。处 理完毕后，DM9000A即开始发送帧I。中断状态寄存器ISR中的PTS标志位是发送中断标志 位，当一帧数据发送完毕后，PTS自动置为0，FPGA接口控制模块检测到该标志后应清除中 断标志位以便发送新的数据帧。在帧I发送的同时，帧II的数据即可写入发送缓存区。帧 I发送完后，将帧II的数据长度写入寄存器FCH和FDH，最后将发送控制寄存器NSR(OIH) 的Bit[l]置为1，即可开始帧II的发送。依此类推，下面发送的帧将会继续编号为帧I、帧
II、帧I、帧II......按照同样的方式发送。通过对2个发送缓冲区进行轮换操作，不仅可
以避免覆盖上次未发完的数据而产生错误，也可以有效减少系统的等待时间，提高数据发 送效率。网络接口工作流程如图4所示。本雷达数据记录仪的两种接口均经过严格性能测试，满足指标要求。固态IDE硬 盘选用32G、64G、128G等容量进行多次试验，平均速度达到14MB/S，并选用APR0公司一款军 用级宽温(-40 +85°C )硬盘W2FD64GS-BISI进行测试，系统工作正常，数据记录时间超过 80分钟，可满足机载应用环境要求。RJ45网线接口经多次测试，平均速度达到5MB/S，采用 五类线最远传输距离达到100米，PC端软件接收数据稳定可靠，连续工作时间可达5小时 以上，满足系统要求。本发明采用DSP+FPGA架构，具有易扩展、性能稳定、适应多种设备等优点。固态 IDE硬盘抗震性能好，工作稳定，具有可更换性，增强记录仪的重复利用性并降低成本，相对 于磁带机和磁盘阵列显著减轻了体积和重量，满足小型化和机载应用要求。RJ45网线可与 PC、嵌入式等设备连接，有效传输距离长，适应多种使用环境。本记录仪采样频率高，存储速 度快，可以广泛地应用于各种雷达测试和挂飞试验。
权利要求
一种双接口雷达数据记录仪，其特征在于它是由DSP主控模块、FPGA接口控制模块、ADC数据采集模块、SDRAM数据缓存单元、网络接口芯片、固态IDE硬盘和电源芯片组成；它们之间的连接关系是SDRAM数据缓存单元与DSP主控模块相连，用于数据缓存；DSP主控模块和ADC数据采集模块均与FPGA接口控制模块通过总线相连，进行数据交换；FPGA接口控制模块控制固态IDE硬盘和网络接口芯片完成数据记录；电源芯片负责提供整个系统工作所需的电压；所述DSP主控模块是高端处理器TS201S，它采用模块化设计，每个模块单独完成各自的功能，它包括数据缓存模块、FAT32文件格式生成模块和FPGA通信模块；它们之间的连接关系是数据缓存模块、FAT32文件格式生成模块分别与FPGA通信模块通过数据总线、地址总线和控制总线相连，数据缓存模块将原始数据和FAT32文件格式数据一起传给FPGA通信模块；该数据缓存模块内部开辟出一块内存区域RXRAM即接收随机存取存储器，与FPGA接口控制模块生成的FIFO即先进先出存储器通过数据总线、控制总线相连，把雷达原始数据从FIFO读取到RXRAM内，完成原始数据的采集和打包；由于高端处理器TS201S具有SDRAM控制器，因此该数据缓存模块与SDRAM数据缓存单元通过数据总线、地址总线和控制总线直接相连，把打包后的原始数据缓存到SDRAM数据缓存单元，并在缓存一定帧数的数据后，数据缓存模块将其一起读回DSP主控模块的内存中，并传递给FPGA通信模块；该FAT32文件格式生成模块的结构由中断和查询寄存器组成，首先查询判断硬盘是否需要建立新文件，如果需要建立新文件，那么本模块就需要先创建一个硬盘需要的FDT表，用来管理硬盘中的文件名；对于硬盘保存的文件，它们的文件名都在FDT这个表中记载；DSP主控模块查询FDT表是否已经建立，如果建立，那么说明新文件开始创建了，本模块还需要建立一个管理每个文件里面数据的簇链，即FAT文件分配表，当硬盘连接PC时，操作系统就可以认出硬盘中的文件；该FPGA通信模块主要由DMA控制器构成，雷达原始数据采样完成并缓存后存储在DSP主控模块内存中后，该数据通过DMA即直接内存访问方式传递到FPGA接口控制模块生成的FIFO中，写给固态IDE硬盘、网络接口芯片DM9000A；DSP主控模块和FPGA接口控制模块之间约定了一些标志位，用来传递命令和反映系统当前工作状态；所述FPGA接口控制模块负责完成系统接口控制功能，控制ADC数据采集模块进行采样，接收DSP主控模块传递的原始数据，实现固态IDE硬盘接口时序逻辑，实现网络接口芯片DM9000A接口时序逻辑；其结构形式是它由DSP配置模块、控制ADC进行雷达原始数据采样的ADC控制模块、用来控制硬盘时序逻辑的固态IDE硬盘接口控制模块和用来控制网络接口芯片DM9000A的控制模块组成；它们之间的连接关系是DSP配置模块在上电后对DSP进行配置，ADC控制模块负责生成ADC工作所需的时序逻辑，ADC控制模块与固态IDE硬盘接口控制模块和网络接口芯片控制模块均相连，可自主切换两种数据接口；该DSP配置模块由组合逻辑电路构成，系统上电后，FPGA接口控制模块将DSP主控模块对应管脚进行配置，同时将DSP主控模块输出时钟作为本地时钟，全局按此频率来运行，FPGA接口控制模块对DSP主控模块进行配置使DSP能进入仿真环境，实现JTAG即联合测试行为组织在线调试；该ADC控制模块由时序逻辑构成，其模数转换器件是AD9430，它搭建出工作所需时序逻辑；AD9430具有双路输出功能，即输出按照第“N，N+2，N+4，...”和第“N+1，N+3，N+5...”采样点分为两路，AD9430提供输出同步时钟，在同步时钟的上升沿将两路采样数据输出到管脚，并将数据存入FPGA接口控制模块生成的FIFO中，由DSP主控模块读走；该固态IDE硬盘接口控制模块由有限状态机构成，通过读写固态IDE硬盘的寄存器组完成硬盘初始化、PIO4工作模式建立和数据传输过程；固态IDE硬盘具有PIO和DMA两类工作模式，PIO工作模式通过I/O端口指令进行数据读写，记录仪选择PIO模式中速度最快的PIO4模式，兼顾传输速度和系统稳定性；本模块生成了两个FIFO，分别用来保存写入即FIFOW和读出即FIFOR的硬盘数据，避免了读写操作冲突，提高系统稳定；此外，数据线逻辑控制负责切换固态IDE硬盘的数据总线连接寄存器还是FIFO；IDE状态单元用来反映硬盘当前是否可读/写状态，配合DSP主控模块进行硬盘读写操作；读写状态反映最近一次硬盘读写是否正常；地址线逻辑控制配合不同的寄存器生成不同的地址，将配置读写硬盘的参数发送给硬盘；IDE读写控制负责管理和生成固态IDE硬盘的读写信号；该网络接口芯片控制模块同样由有限状态机构成，记录仪的网线接口只用来输出原始数据，不需要接收外界信息，因此FPGA接口控制模块只需根据DM9000A状态控制发数，只生成一个用来保存发送数据的FIFO即可—写入即FIFOW；网卡状态寄存器用来反映当前是否可发送数据；网卡寄存器控制单元用来读写DM9000A的寄存器组，完成网卡初始化、唤醒PHY、建立系统IP、配置地址和发送命令操作；在对硬盘操作的过程中，DSP主控模块需要不断读取硬盘的参数，用来判断下次写入的LBA地址以及下一个文件的建立，读写硬盘的数据分别放在FPGA接口控制模块生成的2个FIFO中，一个用来保存从硬盘读出的数据即FIFOR，另一个用来保存需写入硬盘的数据即FIFOW，两个FIFO对应的固态IDE硬盘端数据宽度均为16位，另一端均为32位；这点出于16位的固态IDE硬盘数据接口和32位的TS201S数据宽度接口考虑，通过RJ45网线接口传输数据时，FPGA只需根据DM9000A状态控制进行发数，只生成一个用来保存发送数据的FIFO即可—写入即FIFOW，位宽同样为32位入16位出；所述ADC数据采集模块是AD9430，它提供两种数据输出接口模式，即双端口3.3VCMOS输出和LVDS输出；在CMOS模式下，每个通道的数据通过率为105MSPS，且有交替数据输出和并行数据输出两种方式；在LVDS模式下，数据通过率为210MSPS，可与带有LVDS接收器的FPGA芯片进行直接接口；该模块负责完成雷达原始波形信号的模数转换；所述SDRAM数据缓存单元是同步动态内存Synchronous DRAM，它与系统总线同步工作，避免了在系统总线对异步DRAM进行操作时同步所需的额外等待时间，可加快数据的传输速度；该单元负责将采集到的雷达信号原始数据缓存起来，然后再通过DSP主控模块将数据传递给FPGA接口控制模块，由FPGA接口控制模块控制接口时序逻辑，将数据存储到固态IDE硬盘中或通过RJ45网线传出；所述网络接口芯片是DM9000A，它带通用处理器接口，支持8/16位数据总线模式，16KB非易失性FLASH存储器，采用48脚TQFP封装；该DM9000A芯片实现以太网媒体介质访问层即MAC和物理层即PHY的功能，包括MAC数据帧的组装/拆分与收发、地址识别、CRC编码/校验、MLT-3编码器、接收噪声抑制、输出脉冲成形、超时重传、链路完整性测试和信号极性检测与纠正；所述固态IDE硬盘的结构是由闪存颗粒，磁盘主控芯片、PCB总线连接接口构成；该固态IDE硬盘通过寄存器访问进行读写操作，负责完成雷达原始数据的存储；所述电源芯片是TPS54610芯片，可提供-0.6～10V的输出电压；记录仪用到四种电压1.05V、1.5V、2.5V和3.3V；1.05V为DSP主控模块ADSP-TS201S的内核供电电压，1.5V为FPGA接口控制模块的内核供电电压以及SDRAM数据缓存单元供电电压，2.5V为TS201S的I/O供电电压，3.3V为FPGA接口控制模块的I/O供电电压以及其它芯片的供电电压；硬件电源层分布中，1.05V和3.3V共用一个电源层，1.5V、2.5V分别为单独的电源层。
全文摘要
本发明一种双接口雷达数据记录仪，它是由DSP主控模块、FPGA接口控制模块、ADC数据采集模块、SDRAM数据缓存单元、网络接口芯片、固态IDE硬盘和电源芯片组成。它们之间的连接关系是SDRAM数据缓存单元与DSP主控模块相连，用于数据缓存；DSP主控模块和ADC数据采集模块均与FPGA接口控制模块通过总线相连，进行数据交换；FPGA接口控制模块控制固态IDE硬盘和网络接口芯片完成数据记录；电源芯片负责提供整个系统工作所需的电压。本记录仪系统集成在一片PCB上，双接口功能均通过一片DSP和一片FPGA编程实现，减少了专用芯片的使用，节省PCB面积并减轻系统重量，且具有使用灵活，易于修改的优点。它在通信控制技术领域里具有实用价值和广阔地应用前景。
文档编号G01S7/02GK101839974SQ20101016926
公开日2010年9月22日 申请日期2010年5月5日 优先权日2010年5月5日
发明者姚旺, 张文昊, 张玉玺, 李伟, 王俊, 蒋海 申请人:北京航空航天大学