专利名称：一种基于fpga的船用雷达抗干扰处理方法
技术领域：
本发明涉及一种船用雷达抗干扰处理方法，尤其是涉及一种基于FPGA的船用雷达抗干扰处理方法。
背景技术：
雷达是利用电磁波探测目标的电子设备，而船用雷达则是作为海上船舶导航系统的必备设备之一。从模拟雷达到数字雷达已经几十年了，早期的数字雷达限于器件工艺水平，导致数据处理的实时性低，以及许多杂波处理算法不能够实现。而随着数字集成电路的快速发展，衍生出了 FPGA这种能够进行高速数字信号处理的可编程逻辑器件，使得雷达对回波信号进行实时性、高效性处理成为了可能，也使得许多复杂信号处理算法得以在工程中实现，同时降低了开发成本。随着现代工业的发展，海上的环境变得异常复杂，存在各种各样的杂波信号。其中有环境中的随机噪声，同型雷达带来的同频干扰，以及雨雪环境带来的噪声干扰。这些杂波信号使得回波信号的信噪比急剧恶化，因此，现在急需一种能够有效并快速抑制或除去这些杂波信号的方法。目前存在的处理方法大都采用DSP或者DSP+FPGA来进行数字信号处理，但是由于DSP的处理速度有限，使得整体方案的数据处理的实时性较低，很难满足雷达对数据处理的实时性越来越高的需求，如何提高船用雷达的实时性和抗干扰能力成为了亟待解决的问题。
发明内容
本发明所要解决的技术问题是提供一种基于FPGA的硬件逻辑结构简单、实时性高、抗干扰性能好的船用雷达抗干扰处理方法，该系统能有效抑制船用雷达的回波信号噪声。本发明解决上述技术问题所采用的技术方案为一种基于FPGA的船用雷达抗干扰处理方法，其特征在于具体步骤如下
51定义如下参数
一个回波周期数据包中的采样点数为％，采样点数据的位宽为巧；在单个回波周期内进行脉冲积累处理所需采样点个数为約；同频干扰抑制处理需要以与当前回波周期相邻的前 个连续回波周期数据的采样点作为参考单元；对当前回波周期和相邻的前巧-〗个连续回波周期间进行脉冲积累处理所需采样点个数为 ；恒虚警处理中需要单个回波周期
数据包内的 个采样点作为参考单元， 4为偶数，恒虚警处理中的门限因子；
52在FPGA芯片内设置第一脉冲积累模块、同频干扰抑制模块、第二脉冲积累模块和恒虚警模块，其中第一脉冲积累模块与同频干扰抑制模块连接，同频干扰抑制模块与第二脉冲积累模块连接，第二脉冲积累模块与恒虚警模块连接；第一脉冲积累模块，用于在单个回波周期内输入的回波数据包进行脉冲积累处理； 同频干扰抑制模块，用于接收第一脉冲积累模块传输过来的数据包进行同频干扰抑制处理；
第二脉冲积累模块，用于接收同频干扰抑制模块传输过来的数据，并对当前回波周期和相邻的前个连续回波周期间的数据包进行脉冲积累处理；
恒虚警模块，用于接收第二脉冲积累模块传输过来的数据包进行恒虚警处理；
53第一脉冲积累模块接收第i个回波周期数据包1 ,其中i为自然数，数据包中包含
的第个采样点数据为^ (λ),其中i =1，2，3，···， ；
54在单个回波周期内对接收到的回波数据包利用公式(1)在第一脉冲积累模块中进行处理，当D/i处理完成后，在单个回波周期上就得到经过了脉冲积累算法后的回波数据包ββ,公式(1)如下
_I
DQi(J)^=-DIi(J^m) J = 1/2,,..^-^+1
其中，Dfi(J)表示经过脉冲积累后第,个回波周期数据包Ββ中的第j个采样点数
据；
55输入下一个回波数据包,重复S3 S4，直到产生回波数据包￡>β ,其中
56对S5得出的回波数据包DQ利用公式(2)在同频干扰抑制模块中进行处理，当
m处理完成后，就得到了经过同频干扰抑制算法处理后的回波数据包^；,公式(2)如下
DFi(J) = MlN[DpJJ),DQ^1(J),…,DQi, (J)], j = 1,2,.1., — ^+1 其中ζ^ )表示经过同频干扰抑制后的第个回波周期数据包Di7i中的第J个采样点数据，DQOIhDQH..,DQ^JJ)为同频干扰抑制处理时的参考单元，ΜΙΝ[]表示取括号内数中的最小值；
S7:在当前回波周期和相邻的前个连续回波周期间，对S6得出的回波数据包IFi
利用公式(3)在第二脉冲积累模块中进行处理，得到回波数据包15 ,当处理完成后，
就得到了经过脉冲积累算法处理后的回波数据包DSi,公式(3)如下
ι %-ι
DEi (J) = —￡ DFg 0)^ = 1,2,..., - + ! % i-0
其中，DSi(J)表示经过脉冲积累后的第f个回波周期数据包DSi中的第j个采样点数
据；S8 对S7得出的回波数据包^^利用公式(4)或公式(5)或公式(6)在恒虚警模块中
进行处理，当一个回波周期数据包￡^处理完成后，就得到经过了恒虚警算法处理后的回
波数据包D巧。
公式(4)如下
权利要求
1. 一种基于FPGA的船用雷达抗干扰处理方法，其特征在于具体步骤如下51定义如下参数一个回波周期数据包中的采样点数为^，采样点数据的位宽为H 在单个回波周期内进行脉冲积累处理所需采样点个数为 ；同频干扰抑制处理需要以与当前回波周期相邻的前 个连续回波周期数据的采样点作为参考单元；对当前回波周期和相邻的前約-1个连续回波周期间进行脉冲积累处理所需采样点个数为約；恒虚警处理中需要单个回波周期数据包内的”4个采样点作为参考单元， 为偶数，恒虚警处理中的门限因子；52在FPGA芯片内设置第一脉冲积累模块、同频干扰抑制模块、第二脉冲积累模块和恒虚警模块，所述的第一脉冲积累模块与同频干扰抑制模块连接，所述的同频干扰抑制模块与第二脉冲积累模块连接，所述的第二脉冲积累模块与恒虚警模块连接；第一脉冲积累模块，用于在单个回波周期内输入的回波数据包进行脉冲积累处理； 同频干扰抑制模块，用于接收第一脉冲积累模块传输过来的数据包进行同频干扰抑制处理；第二脉冲积累模块，用于接收同频干扰抑制模块传输过来的数据，并对当前回波周期和相邻的前个连续回波周期间的数据包进行脉冲积累处理；恒虚警模块，用于接收第二脉冲积累模块传输过来的数据包进行恒虚警处理；53第一脉冲积累模块接收第,个回波周期数据包1 ,其中为自然数，数据包中包含的第Λ个采样点数据为战(勾，其中i =1,2,3,…， ；54在单个回波周期内对接收到的回波数据包Dii利用公式(1)在第一脉冲积累模块中进行处理，当Dii处理完成后，在单个回波周期上就得到经过了脉冲积累算法后的回波数据包Ββ,公式(1)如下1场一1DQi(J) = — Σ dW + 饿)，J H“而”h + 其中，DQi(J)表示经过脉冲积累后第ι个回波周期数据包Οβ中的第个采样点数据；55输入下一个回波数据包Diiri ,重复S3 S4，直到产生回波数据包DQ ,其中 i > + ^ ；56对S5得出的回波数据包DG利用公式(2)在同频干扰抑制模块中进行处理，当m处理完成后，就得到了经过同频干扰抑制算法处理后的回波数据包■〗，公式(2)如下DPi(J) = MlNlDQi(J),￡)Q_j(j),,DQi^ (J)], j = 1,2,..., - +!其中￡巧(/)表示经过同频干扰抑制后的第 个回波周期数据包￡)巧中的第」个采样点数据，为同频干扰抑制处理时的参考单元，min[]表示取括号内数中的最小值；S7:在当前回波周期和相邻的前約-1个连续回波周期间，对S6得出的回波数据包利用公式(3)在第二脉冲积累模块中进行处理，得到回波数据包，当m处理完成后， 就得到了经过脉冲积累算法处理后的回波数据包DSi ,公式(3)如下
2.根据权利要求1所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于第一脉冲积累模块包括由巧-1个寄存器錢 A^1串联构成的具有流水线结构的第一寄存器组，由約-1个加法器组成的第一加法器组和第一除法器，其中单个寄存器的位宽为><% ； 所述的第一寄存器组与第一加法器组连接，所述的第一加法器组与第一除法器连接；把第一寄存器组中马的输入采样和第一寄存器组中A D1^的输出采样点 ΒΙ,Ο+η,-η^ΒΙ,Ο+η,- )^…、DIi(J)总共巧个采样点输入第一加法器组，再把第一加法器组的输出结果作为被除数输入第一除法器，第一除法器的除数为約，然后第一除法器的输出结果就为 βC/)。
3.根据权利要求1所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于同频干扰抑制模块包括由約+ S"!个存储单元腿^ ■一 3-i串联组成的一个具有流水线结构的RAiM组、. + 个同步器巧-rSj+S3组成的同步器组、 个比较器q 组成的第一比较器组，其中单个iMM的位宽为W0 ,深度为 -約+ l,同步器Tv由>h + - V个寄存器串联组成^=1、2、..、 2 + 3 ;所述的组与同步器组连接，所述的同步器组与第一比较器组连接，即把组中的AWi1的输入端连接到同步器组的同步器T1上,把RAMk_x的输出端连在同步器组的？！同步器，A= 2>3、...、^+ ,把同步器^ Tr+r H接到第一比较器组中的比较器G上，比较器C；输出值￡}iU+1C/)是输入值中的最小值，广=1、2、.·.、Itln ο
4.根据权利要求1所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于第二脉冲积累模块包括由个加法器组成的第二加法器组和第二除法器；所述第二加法器组与第二除法器组连接，从同频干扰抑制模块传输过来的并行数据DPi(J) A^Wi1(J)、…、OFi^U)通过第二加法器组进行相加后的输出作为一个被除数通过第二除法器，第二除法器的除数为 ，然后得到的输出就为DSiC/)。
5.根据权利要求1所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于恒虚警模块包括由 个寄存器A 串联组成的具有流水线结构的第二寄存器组、个加法器组成的第三加法器组、第三除法器、第一减法器和第一比较器，其中单个寄存器的位宽为％，所述的第二寄存器组与第三加法器组连接，所述第二寄存器组与第一减法器连接，所述的第三加法器组和第三除法器连接，所述的第三除法器与第一减法器连接，所述的第二寄存器组与第一减法器连接，所述的第一减法器与第一比较器连接；把第二寄存器组中 D1 的输入 ZiS^+ )和 A D3i4^l ^ Dtk^l 的输出 ￡)5^+ -l)、US^ + —2) 、...、DSfy+ ^/2+1) , DSfy+ /2-1)、DSiIq + ^ / 2— 2)、...、DSfy),总共 个采样点输入到第三加法器组中，并把第三加法器组的输出作为被除数输入到第三除法器，第三除法器的除数为然后再把第二寄存器组中Am2的输出￡^(￠+ /2)作为被减数输入到第一减法器，把第三除法器的输出作为减数输入到第一减法器，再把第一减法器的输出输入到第一比较器中与0进行比较，最后输出较大值，这样第一比较器的输出就是Dff^)。
6.根据权利要求1所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于恒虚警模块包括由，个寄存器A 串联组成的具有流水线结构的第三寄存器组、/2-1 个加法器组成的第四加法器组、 /2-1个加法器组成的第五加法器组、第二比较器、第四除法器、第二减法器和第三比较器，其中单个寄存器的位宽为刊，所述的第三寄存器组与第四加法器组连接，所述的第三寄存器组与第五加法器组连接，所述第三寄存器组与第二减法器连接，所述第四加法器组与第二比较器连接，所述第五加法器组与第二比较器连接， 所述第二比较器和第四除法器连接，所述第四除法器与第二减法器连接，所述第二减法器与第三比较器连接。
7.根据权利要求6所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于把第三寄存器组中A的输入孤彻+ )和A A4^1的输出￡35^ + -1)、Λ5^ + -2)、...、ds^+V2+I)输入第四加法器组中，同时把第三寄存器组中的4^+1 化的输也DSfy+ 2- )、DSfy + 2 - 2)、…、I^iO )送入由第五加法器组中，然后把第四和第五加法器组的输出送入第二比较器中，选取最大值作为被除数输入到第四除法器，第四除法器的除数为 /2 ，然后再把第三寄存器组中A^的输出作为被减数输入到第二减法器，把第四除法器的输出作为减数输入到第二减法器进行减法运算后，再把第二减法器的输出输入到第三比较器中与O进行比较，输出较大值，这样得到的输出就是Γ_〗⑷。
8.根据权利要求6所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于把第三寄存器组中A的输入￡^ + )和A A4^1的输出β ;( + - )、Λ^<^+ -2)、…、￡塔(？+ /2 + ；1)输入第四加法器组中，同时把第三寄存器组中的 的输出￡^0 + /2-1)、DSK + /2-幻、…、/^⑷送入由第五加法器组中，然后把第四加法器组和第五加法器组的输出送入第二比较器中，选取最小值作为被除数输入到第四除法器，第四除法器的除数为 /2 ，然后再把第三寄存器组中的输出作为被减数输入到第二减法器，把第四除法器的输出作为减数输入到第二减法器进行减法运算后，再把第二减法器的输出输入到第三比较器中与O进行比较，输出较大值，这样得到的输出就是 DWfy)。
全文摘要
本发明选择了3种不同的杂波抑制算法，其中，脉冲积累算法抑制回波信号中的随机噪声信号，同频干扰抑制算法抑制回波信号中的同频干扰信号，恒虚警算法抑制回波信号中的雨雪杂波干扰信号，并基于FPGA搭建杂波抑制算法平台。同时，因为采用FPGA这种实现方式，即使得数据处理速度达到100M/s，有效的提高了数据处理的实时性，又提高了本发明的可重构性和普适性，能够适应各种不同的环境。
文档编号G01S7/36GK102323569SQ20111023261
公开日2012年1月18日 申请日期2011年8月15日 优先权日2011年8月15日
发明者冉元进, 敬洁, 李宏波, 李 浩, 田丹, 罗长阳, 鄢林, 陈闹, 陶吉怀 申请人:宁波成电泰克电子信息技术发展有限公司