专利名称：差分电流采样电路的制作方法
技术领域：
本实用新型涉及一种差分电流采样电路。
背景技术：
在一些电路中，需要采集电路中某线路中的电流值。现有电路中的电流采样电路相对比较复杂，而且采用的双极型晶体管在集成电路中所占面积较大，切与其他器件工艺部兼容，速度也较慢。
实用新型内容本实用新型的发明目的在于针对上述存在的问题，提供一种差分电流采样电路。·本实用新型采用的技术方案是这样的一种差分电流采样电路，包括采样电流输入端、电压输出端和控制脉冲输入端，该电路还包括五只PMOS晶体管和六只NMOS晶体管。采样电流输入端连接至第一 NMOS晶体管的漏极；电压输出端连接至第六NMOS晶体管的源极；控制脉冲输入端连接至第六NMOS晶体管的栅极。电压源连接至第一 PMOS晶体管的源极、第二 PMOS晶体管的源极、第三PMOS晶体管的源极、第四PMOS晶体管的源极和第五PMOS晶体管的源极；地连接至第一 NMOS晶体管的源极、第二 NMOS晶体管的源极、第三NMOS晶体管的源极、第四NMOS晶体管的源极和第五NMOS晶体管的源极；所述第一 PMOS晶体管的漏极连接至第二 PMOS晶体管的漏极、第一NMOS晶体管的栅极、第二 NMOS晶体管的栅极和漏极，栅极连接至第五NMOS晶体管的漏极、第六NMOS晶体管的漏极、第四PMOS晶体管的栅极、第五PMOS晶体管的栅极和漏极；所述第五PMOS晶体管的栅极连接至第四PMOS晶体管的栅极；第一NMOS晶体管的栅极连接至第
二NMOS晶体管的栅极；第三NMOS晶体管的漏极连接至第二 PMOS晶体管的栅极、第三PMOS晶体管的栅极和漏极，栅极连接至第四PMOS晶体管的漏极、第五PMOS晶体管的栅极、第四PMOS晶体管的栅极和漏极。在上述的电路中，所述第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管为参数相同的PMOS晶体管。在上述的电路中，所述第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管为参数相同的NMOS晶体管。综上所述，由于采用了上述技术方案，本实用新型的有益效果是采用MOS管电路，在集成电路中占用面积小，工艺兼容，速度也较快。
图I是本实用新型差分电流采样电路的电路原理图。
具体实施方式
以下结合附图，对本实用新型作详细的说明。[0012]为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。如图I所示，是本实用新型差分电流采样电路的电路原理图。本实用新型的一种差分电流采样电路，包括一种差分电流采样电路，包括采样电流输入端Io、电压输出端Vo和控制脉冲输入端MPG，该电路还包括五只PMOS晶体管Pl P5和六只NMOS晶体管NI N6。采样电流输入端Io连接至第一 NMOS晶体管NI的漏极；电压输出端Vo连接至第六NMOS晶体管N6的源极；控制脉冲输入端MPG连接至第六NMOS晶体管N6的栅极。
以下结合附图I对本实用新型上述各电子元器件间的连接关系做详细说明电压源VDD连接至第一 PMOS晶体管Pl的源极、第二 PMOS晶体管P2的源极、第三PMOS晶体管P3的源极、第四PMOS晶体管P4的源极和第五PMOS晶体管P5的源极；地GND连接至第一NMOS晶体管NI的源极、第二 NMOS晶体管N2的源极、第三NMOS晶体管N3的源极、第四NMOS晶体管N4的源极和第五NMOS晶体管N5的源极；所述第一 PMOS晶体管Pl的漏极连接至第二 PMOS晶体管P2的漏极、第一 NMOS晶体管NI的栅极、第二 NMOS晶体管N2的栅极和漏极，栅极连接至第五NMOS晶体管N5的漏极、第六NMOS晶体管N6的漏极、第四PMOS晶体管P4的栅极、第五PMOS晶体管P5的栅极和漏极；所述第五PMOS晶体管P5的栅极连接至第四PMOS晶体管P4的栅极；第一 NMOS晶体管NI的栅极连接至第二 NMOS晶体管N2的栅极；第三NMOS晶体管N3的漏极连接至第二 PMOS晶体管P2的栅极、第三PMOS晶体管P3的栅极和漏极，栅极连接至第四PMOS晶体管P4的漏极、第五PMOS晶体管P5的栅极、第四PMOS晶体管的栅极和漏极。在本实用新型上述技术方案的电路中，所述第一 PMOS晶体管Pl、第二 PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4和第五PMOS晶体管P5为参数相同的PMOS晶体管。在本实用新型上述技术方案的电路中，所述第一NMOS晶体管NI、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5和第六NMOS晶体管N6为参数相同的NMOS晶体管。以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
权利要求1.一种差分电流米样电路，包括米样电流输入端(10)、电压输出端(Vo)和控制脉冲输入端(MPG)，其特征在于，还包括五只PMOS晶体管(Pl P5)和六只NMOS晶体管(NI N6); 采样电流输入端(Io)连接至第一 NMOS晶体管(NI)的漏极；电压输出端(Vo)连接至第六NMOS晶体管(N6)的源极；控制脉冲输入端(MPG)连接至第六NMOS晶体管(N6)的栅极； 电压源(VDD)连接至第一 PMOS晶体管(Pl)的源极、第二 PMOS晶体管(P2)的源极、第三PMOS晶体管(P3)的源极、第四PMOS晶体管(P4)的源极和第五PMOS晶体管(P5)的源极；地(GND)连接至第一 NMOS晶体管(NI)的源极、第二 NMOS晶体管(N2)的源极、第三NMOS晶体管(N3)的源极、第四NMOS晶体管(N4)的源极和第五NMOS晶体管(N5)的源极； 所述第一 PMOS晶体管(Pl)的漏极连接至第二 PMOS晶体管(P2)的漏极、第一 NMOS晶体管(NI)的栅极、第二 NMOS晶体管(N2)的栅极和漏极，栅极连接至第五NMOS晶体管(N5)的漏极、第六NMOS晶体管(N6)的漏极、第四PMOS晶体管(P4)的栅极、第五PMOS晶体管(P5)的栅极和漏极；所述第五PMOS晶体管(P5)的栅极连接至第四PMOS晶体管(P4)的栅极；第一NMOS晶体管(NI)的栅极连接至第二 NMOS晶体管(N2)的栅极；第三NMOS晶体管(N3)的漏极连接至第二 PMOS晶体管(P2)的栅极、第三PMOS晶体管(P3)的栅极和漏极，栅极连接至第四PMOS晶体管(P4)的漏极、第五PMOS晶体管(P5)的栅极、第四PMOS晶体管的栅极和漏极。
2.根据权利要求I所述的差分电流采样电路，其特征在于，所述第一PMOS晶体管(P1)、第二 PMOS晶体管(P2)、第三PMOS晶体管(P3)、第四PMOS晶体管(P4)和第五PMOS晶体管(P5)为参数相同的PMOS晶体管。
3.根据权利要求I所述的差分电流采样电路，其特征在于，所述第一NMOS晶体管(NI)、第二 NMOS晶体管(N2)、第三NMOS晶体管(N3)、第四NMOS晶体管(N4)、第五NMOS晶体管(N5)和第六NMOS晶体管(N6)为参数相同的NMOS晶体管。
专利摘要本实用新型公开了一种差分电流采样电路。该电路五只PMOS晶体管源极均接电压源，第一至第五NMOS晶体管源极均接地；第一PMOS晶体管漏极接第二PMOS晶体管漏极、第一NMOS晶体管栅极、第二NMOS晶体管栅极和漏极，栅极接第五NMOS晶体管漏极、第六NMOS晶体管漏极、第四PMOS晶体管栅极、第五PMOS晶体管栅极和漏极；第五PMOS晶体管栅极接第四PMOS晶体管栅极；第一NMOS晶体管栅极接第二NMOS晶体管栅极；第三NMOS晶体管漏极接第二PMOS晶体管栅极、第三PMOS晶体管栅极和漏极，栅极接第四PMOS晶体管漏极、第五PMOS晶体管栅极、第四PMOS晶体管栅极和漏极。电路面积小速度快。
文档编号G01R19/00GK202794305SQ20122050831
公开日2013年3月13日 申请日期2012年10月1日 优先权日2012年10月1日
发明者王纪云, 王晓娟, 周晓东 申请人:郑州单点科技软件有限公司