故障录波装置制造方法
【专利摘要】一种故障录波装置，包括采用POWERPC构架的核心处理器板，复杂可编程逻辑逻辑器件，显卡，大容量硬盘，至少一个网络接口，通用串行总线集线器，实时时钟芯片，以及显示设备。所述复杂可编程逻辑逻辑器件、显卡、大容量硬盘、各网络接口和通用串行总线集线器都电连接所述核心处理器板。所述实时时钟芯片电连接复杂可编程逻辑逻辑器件。所述显示设备电连接所述显卡。本实用新型采用低功耗的POWERPC构架的核心处理器板，较现有技术去掉了作为散热装置的散热片和风扇，解决了以往使用X86构架的故障录波装置经常因发热死机的状况。
【专利说明】故障录波装置
【技术领域】
[0001]本实用新型涉及基于处理器板的装置，特别是涉及基于处理器板的故障录波装置。
【背景技术】
[0002]现有技术故障录波装置的处理器板都要求具备较高的性能，例如在通讯方面要求较多的网口和其他的通讯接口 ；要具备显示功能和大容量存储功能。并且对处理器板的运算性能要求也很高。现有技术故障录波装置的处理器板都是采用X86构架的处理器板。X86构架的处理器板有比较好的扩展性，运算和显示性能也较高。
[0003]但是现有技术故障录波装置还存在以下的缺陷和不足之处:
[0004]1.现有技术录波装置的基于X86架构的处理器板的功耗大，有的甚至需要风扇散热，在夏天的时候容易死机，并且风扇会产生噪声，该处理器板一旦坏了整个装置平台都无法运行；
[0005]2.现有技术录波装置的基于X86架构的处理器板的通用输入/输出GeneralPurpose Input Output接口的操作速度慢,并且占用处理器板操作的时间较长,影响性能；
[0006]3.现有技术录波装置的实时时钟Real-Time Clock芯片读写速度太慢,只能达到3M的速度；另外，因为基于X86架构的处理器板的局部总线内部还有Nand Flash等存储设备，这样的速度会影响装置的运行效率，有时候在读写时钟的时候，有些进程需要等待，影响了装置运行的实时性。
实用新型内容
[0007]本实用新型要解决的技术问题在于避免现有技术的不足之处而提出一种低功耗、操作速度慢、实时时钟RTC芯片读写速度快和运行效率高的故障录波装置。
[0008]本实用新型解决所述技术问题可以通过采用以下技术方案来实现:
[0009]设计、制造一种故障录波装置，包括采用POWER PC构架的核心处理器板，能够提供通用输入/输出接口和通用异步收发传输接口的复杂可编程逻辑逻辑器件，显卡，大容量硬盘，至少一个网络接口，提供至少一个通用串行总线接口的通用串行总线集线器，实时时钟芯片，以及显示设备。所述复杂可编程逻辑逻辑器件、显卡、大容量硬盘、各网络接口和通用串行总线集线器都电连接所述核心处理器板。所述实时时钟芯片电连接复杂可编程逻辑逻辑器件。所述显示设备电连接所述显卡。
[0010]具体的，所述复杂可编程逻辑逻辑器件借助局部总线电连接在核心处理器板与实时时钟芯片之间。所述局部总线包括数据总线、地址总线、数据有效使能信号线，允许数据输出使能信号线，读写控制信号线，片选信号线，以及中断请求信号线。
[0011]所述复杂可编程逻辑逻辑器件包括电连接核心处理板的缓冲区控制模块，分别电连接实时时钟芯片的读操作控制模块和写操作控制模块，RTC读缓冲区，RTC写缓冲区，读写控制模块，以及GP1操作模块；所述RTC读缓冲区电连接在读操作控制模块与缓冲区控制模块之间；所述RTC写缓冲区电连接在写操作控制模块与缓冲区控制模块之间，所述读写控制模块电连接缓冲区控制模块、读操作控制模块和写操作控制模块；所述GP1操作模块电连接缓冲区控制模块；借助RTC读缓冲区，所述缓冲区控制模块与读操作控制模块传输局部总线中数据总线和地址总线传输的数据；借助RTC写缓冲区，所述写操作控制模块与缓冲区控制模块传输局部总线中数据总线和地址总线传输的数据；所述GP1操作模块与缓冲区控制模块传输局部总线中数据总线和地址总线传输的数据。
[0012]所述缓冲区控制模块与读写控制模块之间传输写标记信号；该缓冲区控制模块分别电连接读操作控制模块的读数据使能端口和读数据忙反馈端口 ；所述缓冲区控制模块分别电连接写操作控制模块的写数据使能端口和写数据忙反馈端口。
[0013]所述显卡通过快速外设互联标准接口电连接核心处理器板。所述大容量硬盘通过电子集成驱动接口或者串行高级技术附件接口电连接核心处理器板。
[0014]所述故障录波装置还包括能够提供千兆网络输出端口的千兆物理层芯片；所述网络接口包括两个分别电连接所述千兆物理层的千兆网络接口 ；所述千兆物理层PHY芯片还电连接核心处理器板。所述千兆物理层芯片借助简化的介质无关接口电连接核心处理器板。
[0015]所述故障录波装置还包括四个媒体接入控制模块；所述网络接口包括四个百兆网络接口 ；每个媒体接入控制模块分别与核心处理器板和单个百兆网络接口电连接。所述媒体接入控制模块借助外设互联标准总线接口电连接核心处理器板。
[0016]同现有技术相比较，本实用新型“故障录波装置”的技术效果在于:
[0017]1.本实用新型采用低功耗的POWER PC构架的核心处理器板，较现有技术去掉了作为散热装置的散热片和风扇，解决了以往使用X86构架的故障录波装置经常因发热死机的状况；
[0018]2.本实用新型采用复杂可编程逻辑逻辑器件CPLD桥接以实时时钟RTC芯片为代表的低速设备，解决高速总线连接低速设备引起的效率问题；使录波装置更加稳定可靠的运行；
[0019]3.本实用新型采用快速外设互联标准PCIE接口连接显卡，令显示设备与核心处理器板的数据传输速度大大提高，改善显示效果；
[0020]4.本实用新型采用的POWER PC构架的核心处理器板能够提供千兆网络端口，大大提高了网络通信速度。
【专利附图】
【附图说明】
[0021]图1是本实用新型“故障录波装置”优选实施例的电原理示意图；
[0022]图2是所述优选实施例的复杂可编程逻辑逻辑器件CPLD 2的接口连接示意图；
[0023]图3是所述优选实施例的复杂可编程逻辑逻辑器件CPLD 2的电原理示意图；
[0024]图4是所述优选实施例的复杂可编程逻辑逻辑器件CPLD 2的工作流程示意图。
【具体实施方式】
[0025]以下结合附图所示实施例作进一步详述。
[0026]本实用新型提出一种故障录波装置，如图1所示，包括采用POWER PC构架的核心处理器板1，能够提供通用输入/输出GP1接口和通用异步收发传输UART接口的复杂可编程逻辑逻辑器件CPLD 2，显卡3，大容量硬盘4，至少一个网络接口，提供至少一个通用串行总线USB接口 61的通用串行总线集线器USB Hub 6，实时时钟RTC芯片7，以及显示设备8。所述采用POWER PC构架的核心处理器板I是基于飞思卡尔公司生产的一种高效处理器而制造的处理器板。所述复杂可编程逻辑逻辑器件CPLD 2、显卡3、大容量硬盘4、各网络接口和通用串行总线集线器USB Hub 6都电连接所述核心处理器板I。所述实时时钟RTC芯片7电连接复杂可编程逻辑逻辑器件CPLD 2。所述显示设备8电连接所述显卡3。本实用新型采用低功耗的POWER PC构架的核心处理器板，较现有技术去掉了作为散热装置的散热片和风扇，解决了以往使用X86构架的故障录波装置经常因发热死机的状况。
[0027]本实用新型优选实施例，如图2所示，所述复杂可编程逻辑逻辑器件CPLD 2借助局部总线电连接在核心处理器板I与实时时钟RTC芯片7之间。所述局部总线包括数据总线Data Bus、地址总线Addr、数据有效使能信号线Data en,允许数据输出使能信号线Dataoen,读写控制信号线wr，片选信号线cs，以及中断请求信号线irq。本实用新型优选实施例，在低速设备和核心处理器板I之间增加复杂可编程逻辑逻辑器件CPLD 2用于桥接低速信号，将实时时钟RTC芯片7通过复杂可编程逻辑逻辑器件CPLD 2桥接到核心处理板I的局部总线上。同时,原来的低速1也不通过核心处理板I直接输出，而是同样模仿局部总线的一个地址的数据操作进行，提高了速度。复杂可编程逻辑逻辑器件CPLD 2与核心处理板I的接口如图2所示，右边为与核心处理板I的局部总线电连接的接口，局部总线通过数据有效使能信号线Data en为低表示核心处理板I输出的数据有效。允许数据输出使能信号线Data oen为低表示允许复杂可编程逻辑逻辑器件CPLD 2输出数据。读写控制信号线wr提供读写控制标记，为高时表示写，为低时表示读。中断请求信号线irq为实时时钟RTC芯片7提供中断请求标记，一般通过复杂可编程逻辑逻辑器件CPLD 2直连到核心处理板I上。通用输入/输出GP1接口的读写则根据地址判断来工作。
[0028]本实用新型优选实施例，如图3所示，所述复杂可编程逻辑逻辑器件CPLD 2包括电连接核心处理板I的缓冲区控制模块21，分别电连接实时时钟RTC芯片7的读操作控制模块22和写操作控制模块23，RTC读缓冲区24，RTC写缓冲区25，读写控制模块26，以及GP1操作模块27。所述RTC读缓冲区24电连接在读操作控制模块22与缓冲区控制模块21之间。所述RTC写缓冲区25电连接在写操作控制模块23与缓冲区控制模块21之间，所述读写控制模块26电连接缓冲区控制模块21、读操作控制模块22和写操作控制模块23。所述GP1操作模块27电连接缓冲区控制模块21。具体地，借助RTC读缓冲区24，所述缓冲区控制模块21与读操作控制模块22传输局部总线中数据总线Data Bus和地址总线Addr传输的数据。借助RTC写缓冲区25，所述写操作控制模块23与缓冲区控制模块21传输局部总线中数据总线Data Bus和地址总线Addr传输的数据。所述GP1操作模块27与缓冲区控制模块21传输局部总线中数据总线Data Bus和地址总线Addr传输的数据。所述缓冲区控制模块21与读写控制模块26之间传输写标记信号。该缓冲区控制模块21分别电连接读操作控制模块22的读数据使能端口 RD和读数据忙反馈端口 RD_busy。所述缓冲区控制模块21分别电连接写操作控制模块23的写数据使能端口 WR和写数据忙反馈端口 WR_busy。
[0029]缓冲区控制模块21直接与核心处理板I的局部总线接口电连接，在核心处理板I对复杂可编程逻辑逻辑器件CPLD 2进行读写操作时，缓冲区控制模块21进行读或写的判断，然后判断读写的地址是否为通用输入/输出GP1的地址，如果是，则直接读或写通用输入/输出GP1接口。这一步对于复杂可编程逻辑逻辑器件CPLD 2来说，是直接控制复杂可编程逻辑逻辑器件CPLD 2的10，但是对于核心处理板I来说，则是相对于对总线的一个地址操作，速度非常快。如果不是通用输入/输出GP1的地址，则读RTC读缓冲区24，或者写RTC写缓冲区25。如果是读，则直接读出读RTC读缓冲区24里的数据送到数据总线上；如果是写，则将设置的时间等写入RTC写缓冲区25，并给出一个信号给读写控制模块26。读写控制模块26在收到RTC写缓冲区25给出的信号后，等待RTC总线空闲(判断RD_BUSY和WR_BUSY)后立即控制写操作控制模块26进行写RTC的操作；如果没有写操作，读写控制模块26根据复杂可编程逻辑逻辑器件CPLD 2内部提供的信号，每200毫米读一次RTC的值到RTC读缓冲区24。因为实时时钟RTC芯片7的总线频率一般只有3M左右，而复杂可编程逻辑逻辑器件CPLD 2桥接后，实时时钟RTC芯片7可以工作在3M，而核心处理板I的总线可以一直都工作在高速状态，一方面提高总线的速度，另一方面，总线速度模式也不再需要切换，大大提高了工作的效率。
[0030]上述的结构的工作流程图如图4所示:
[0031]第一步:判断片选CS是否有效，如果无效，表示核心处理板I总线处于空闲状态。此时复杂可编程逻辑逻辑器件CPLD 2先判断实时时钟RTC芯片7的RTC写缓冲区25是否被更新过，如果被更新过，则将RTC写缓冲区25的数据写入实时时钟RTC芯片7中；然后一直200毫秒做一次读RTC并更新RTC读缓冲区24的工作。
[0032]第二步:如果CS被选中，说明核心处理板I对复杂可编程逻辑逻辑器件CPLD 2上的设备有读或写操作。先判断是读还是写。
[0033]第三步:如果第二步是读，则判断是否为通用输入/输出GP1的地址，如果是，则将相应地址对应的GP1放到数据总线上；如果不是，则读取RTC读缓冲区24的数据。
[0034]如果第二步是写，则判断是否为写通用输入/输出GP1的地址，如果是，则将数据总线上的数据输出到对应地址的GP1上；如果不是通用输入/输出GP1的地址，则将数据线上的数据写入对应地址的位置RTC写缓冲区25，并置上写标记。
[0035]第四步:结束本次操作，进入下一个同样的操作。
[0036]本实用新型优选实施例，如图1所示，所述显卡3通过快速外设互联标准PCIE接口电连接核心处理器板I，令显示设备与核心处理器板的数据传输速度大大提高，改善显示效果。
[0037]本实用新型优选实施例，如图1所示,所述大容量硬盘4通过电子集成驱动IDE接口或者串行高级技术附件SATA接口电连接核心处理器板I。
[0038]本实用新型优选实施例，如图1所示，所述故障录波装置还包括能够提供千兆网络输出端口的千兆物理层PHY芯片59。所述网络接口包括两个分别电连接所述千兆物理层59的千兆网络接口 51。所述千兆物理层PHY芯片59还电连接核心处理器板I。所述千兆物理层PHY芯片59借助简化的介质无关接口 RMII电连接核心处理器板I。核心处理器板I能够提供千兆网络端口，大大提高了网络通信速度。
[0039]本实用新型优选实施例，如图1所示，除了千兆网络端口，核心处理器板I还提供百兆网络端口，从而丰富通信类型。所述故障录波装置还包括四个媒体接入控制MAC模块58。所述网络接口包括四个百兆网络接口 52。每个媒体接入控制MAC模块58分别与核心处理器板I和单个百兆网络接口 52电连接。所述媒体接入控制MAC模块58借助外设互联标准PCI总线接口电连接核心处理器板I。
【权利要求】
1.一种故障录波装置，其特征在于: 包括采用POWER PC构架的核心处理器板(1)，能够提供通用输入/输出接口和通用异步收发传输接口的复杂可编程逻辑逻辑器件(2)，显卡(3)，大容量硬盘(4)，至少一个网络接口，提供至少一个通用串行总线接口(61)的通用串行总线集线器(6)，实时时钟芯片(7)，以及显示设备(8)； 所述复杂可编程逻辑逻辑器件(2)、显卡(3)、大容量硬盘(4)、各网络接口和通用串行总线集线器(6)都电连接所述核心处理器板(I);所述实时时钟芯片(7)电连接复杂可编程逻辑逻辑器件(2);所述显示设备(8)电连接所述显卡(3)。
2.根据权利要求1所述的故障录波装置，其特征在于: 所述复杂可编程逻辑逻辑器件(2)借助局部总线电连接在核心处理器板(I)与实时时钟芯片(7)之间；其中， 所述局部总线包括数据总线、地址总线、数据有效使能信号线，允许数据输出使能信号线，读写控制信号线，片选信号线，以及中断请求信号线。
3.根据权利要求2所述的故障录波装置，其特征在于: 所述复杂可编程逻辑逻辑器件(2)包括电连接核心处理板(I)的缓冲区控制模块(21),分别电连接实时时钟芯片(7)的读操作控制模块(22)和写操作控制模块(23), RTC读缓冲区(24)，RTC写缓冲区(25)，读写控制模块(26)，以及GP1操作模块(27); 所述RTC读缓冲区(24)电连接在读操作控制模块(22)与缓冲区控制模块(21)之间；所述RTC写缓冲区(25)电连接在写操作控制模块(23)与缓冲区控制模块(21)之间，所述读写控制模块(26)电连接缓冲区控制模块(21)、读操作控制模块(22)和写操作控制模块(23);所述GP1操作模块(27)电连接缓冲区控制模块(21)； 借助RTC读缓冲区(24)，所述缓冲区控制模块(21)与读操作控制模块(22)传输局部总线中数据总线和地址总线传输的数据；借助RTC写缓冲区(25)，所述写操作控制模块(23)与缓冲区控制模块(21)传输局部总线中数据总线和地址总线传输的数据；所述GP1操作模块(27)与缓冲区控制模块(21)传输局部总线中数据总线和地址总线传输的数据。
4.根据权利要求3所述的故障录波装置，其特征在于: 所述缓冲区控制模块(21)与读写控制模块(26)之间传输写标记信号；该缓冲区控制模块(21)分别电连接读操作控制模块(22)的读数据使能端口和读数据忙反馈端口 ；所述缓冲区控制模块(21)分别电连接写操作控制模块(23)的写数据使能端口和写数据忙反馈端口。
5.根据权利要求1所述的故障录波装置，其特征在于: 所述显卡(3 )通过快速外设互联标准接口电连接核心处理器板(I)。
6.根据权利要求1所述的故障录波装置，其特征在于: 所述大容量硬盘(4 )通过电子集成驱动接口或者串行高级技术附件接口电连接核心处理器板(I)。
7.根据权利要求1所述的故障录波装置，其特征在于: 还包括能够提供千兆网络输出端口的千兆物理层芯片(59);所述网络接口包括两个分别电连接所述千兆物理层(59)的千兆网络接口( 51);所述千兆物理层PHY芯片(59)还电连接核心处理器板(I)。
8.根据权利要求7所述的故障录波装置，其特征在于: 所述千兆物理层芯片(59)借助简化的介质无关接口电连接核心处理器板(I)。
9.根据权利要求1或者7任一所述的故障录波装置，其特征在于: 还包括四个媒体接入控制模块(58);所述网络接口包括四个百兆网络接口 ；每个媒体接入控制模块(58)分别与核心处理器板(I)和单个百兆网络接口电连接。
10.根据权利要求9所述的故障录波装置，其特征在于: 所述媒体接入控制模块(58)借助外设互联标准总线接口电连接核心处理器板(I)。
【文档编号】G01R31/00GK204086415SQ201420389692
【公开日】2015年1月7日 申请日期:2014年7月15日 优先权日:2014年7月15日
【发明者】王庆山 申请人:航天科工深圳（集团）有限公司