五通道精确相位同步宽带信号采集卡的制作方法

本实用新型涉及一种五通道精确相位同步宽带信号采集系统，属于雷达中频数字接收机技术领域。

背景技术：

五通道精确相位同步宽带信号采集卡在许多场合都有着广泛应用。例如：在电子对抗技术中，正交两路（IQ）高速数据采集存储系统中最关键的技术是两通道间的相位同步数据采集。在射频仿真系统中，由于存在多个接收通道且各个接收通道的信号需进行相参处理，因此其数据采集系统需具备多通道相位同步数据采集的能力。

在采集系统前端由于多片高速A/D芯片之间存在同步问题，使得多个接收通道之间难以进行相位同步。特别是当信号带宽较宽，采样时钟频率很高时，多通道之间的相位同步采集很难做到。在五通道精确相位同步宽带信号采集系统中，多通道之间的宽带信号相位同步采集是一急需解决的问题。

技术实现要素：

本实用新型可以用于五宽带信号的相位同步采集，信号带宽可达到450MHz，五路之间的A/D转换完全同步，其可以解决射频仿真中多个接收通道之间相位不同步问题。

为解决上述技术问题，本实用新型涉及一种用于数字相位干涉仪的五通道精确相位同步宽带信号采集卡，其特征在于，包括A/D转换单元，时钟产生单元，数字信号处理单元，DDR3存储单元以及cPCI接口控制单元；所述时钟产生单元用于产生各个通道ADC芯片的时钟和ADC芯片的同步时钟，所述A/D转换单元用于采集各个通道接收到的信号并将其转换成相应格式的数字信号，所述数字信号处理单元用于接收各个通道的数字信号并对其进行相关的信号处理，所述DDR3存储单元用于存储一定容量的数字信号，并将数据读出通过PCI总线传给外部计算机进行数据分析，所述cPCI接口控制单元用于外部计算机对整个系统的控制以及与外部计算机的通讯；所述时钟产生单元连接各个通道A/D转换单元，所述各个通道A/D转换单元连接数字信号处理单元，所述数字信号处理单元分别连接DDR3存储单元和cPCI接口控制单元。

进一步的，所述A/D转换单元为五片ADC芯片。

进一步的，所述ADC芯片为ADS5400。

进一步的，所述时钟产生单元由ADC采样时钟分配模块和ADC同步时钟分配模块两个模块组成，ADC采样时钟分配模块的输入时钟从外部灌入，经过ADC采样时钟分配模块后通过等长的传输线传送给五片ADC芯片，ADC同步时钟分配模块分配五路同步信号给五片ADC芯片。

进一步的，所述时钟产生单元由芯片AD9520及外围的电阻电容组成。

进一步的，所述数字信号处理单元由三片FPGA构成，采用了XC5VSX95T-2FFG1136I可编程逻辑器件。

进一步的，所述DDR3存储单元由4片MT41J64M16构成。

相比于现有技术，本实用新型具有如下优点：本实用新型可以用于五宽带信号的相位同步采集，信号带宽可达到450MHz，五路之间的A/D转换完全同步，其可以解决射频仿真中多个接收通道之间相位不同步问题。

附图说明

图1为本实用新型的流程图；

图2为本实用新型的ADC同步时钟分配模块分配流程图。

具体实施方式

下面结合附图和具体实施方式，进一步阐明本实用新型，应理解下述具体实施方式仅用于说明本实用新型而不用于限制本实用新型的范围。

如图1和图2所示，一种用于数字相位干涉仪的五通道精确相位同步宽带信号采集卡，其特征在于，包括A/D转换单元，时钟产生单元，数字信号处理单元，DDR3存储单元以及cPCI接口控制单元；所述时钟产生单元用于产生各个通道ADC芯片的时钟和ADC芯片的同步时钟，所述A/D转换单元用于采集各个通道接收到的信号并将其转换成相应格式的数字信号，所述数字信号处理单元用于接收各个通道的数字信号并对其进行相关的信号处理，所述DDR3存储单元用于存储一定容量的数字信号，并将数据读出通过PCI总线传给外部计算机进行数据分析，所述cPCI接口控制单元用于外部计算机对整个系统的控制以及与外部计算机的通讯；所述时钟产生单元连接各个通道A/D转换单元，所述各个通道A/D转换单元连接数字信号处理单元，所述数字信号处理单元分别连接DDR3存储单元和cPCI接口控制单元。

所述A/D转换单元采用五片12-bit、采样率高达1 GHz 的ADC芯片ADS5400，分别为A/D转换1（ADS5400）1、A/D转换2（ADS5400）2、A/D转换3（ADS5400）3、A/D转换4（ADS5400）4、A/D转换5（ADS5400）5。由于该芯片时钟能达到1GHz，其采样的模拟信号带宽可达到450GHz。

在多通道同步采样时，首先各个通道之间的采样时钟必须保持相位的一致性，否则很难保证采样时刻的一致性。其次保证各个通道采样后所得到的数字信号在锁存时间上的一致性。同时保证这两点才能达到多通道之间的同步采样。所述时钟产生单元由ADC采样时钟分配模块和ADC同步时钟分配模块两个模块组成，ADC采样时钟分配模块的输入时钟从外部灌入，经过ADC采样时钟分配模块后通过等长的传输线传送给五片ADC芯片，该模块保证五片ADC芯片采样时刻上的一致性；ADC同步时钟分配模块分配五路同步信号给五片ADC芯片，该模块保证了采样后的四路数字信号在FPGA中锁存时间上的一致性。

所述时钟产生单元采用AD公司的AD9520芯片，该芯片可以对输出的多路时钟信号进行同步，并且只对分配的时钟附加30fs左右的抖动。

所述数字信号处理单元2由三片FPGA构成，分别为FPGA1（XC5VSX95T-2FFG1136I）6、FPGA2（XC5VSX95T-2FFG1136I）7、FPGA3（XC5VSX95T-2FFG1136I）8，采用了Xilinx公司的XC5VSX95T-2FFG1136I可编程逻辑器件，通过该芯片实现对五路采集通道的逻辑控制以及相关的数字信号处理。

所述DDR3存储单元由4片Micron公司的MT41J64M16构成，DDR3 SDR AM（MT41J64M16）10，其总存储容量为4GB。用于存储一定容量的数字信号，后期将数据读出并通过PCI总线9传给外部计算机进行数据分析。

cPCI接口控制单元主要由PLX公司的PCI9056构成，其用于外部计算机对整个系统的控制以及与外部计算机的通讯。所述FPGA3（XC5VSX95T-2FFG1136I）8分别连接EPROM11和cPCI桥芯片12，所述EPROM11连接cPCI桥芯片12。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。