一种提高铯光泵磁共振信号测频精度和速度的方法和电路与流程

本发明涉及地球弱磁场测量技术领域，特别是涉及一种提高铯光泵磁共振信号测频精度和速度的方法和电路。

背景技术：

光泵磁力仪因分辨率高、无零点漂移、不须严格定向、能在运动条件下进行高精度快速连续测量等优点，成为了航空磁测和水下磁测最重要的测量手段，主要应用在地球物理勘探、军事磁探潜、矿藏探测等方面。

铯光泵磁力仪是以铯原子在弱磁场中的塞曼分裂为理论基础，通过光抽运效应和光磁共振技术研制而成的弱磁场测量仪器。铯原子在外磁场的作用下产生塞曼能级分裂，分裂后的原子量相邻子能级间的能量差可用塞曼跃迁频率来表示，即磁共振频率。磁共振频率f_x和被测地磁场强度成正比例关系，其比例常数称为铯的旋磁比，等于3.49828Hz/nT。通过测量磁共振频率f_x可以得到被测磁场强度H＝f_x/3.49828nT。因此其测频精度直接决定了地磁场的测量精度。在10000nT～100000nT的地磁场量程范围，磁共振频率为35KHz～350KHz。

由于光泵磁力仪的军事价值高，发达国家对高采样率、高精度的光泵磁力仪是限制出口的，因此研制具有自主知识产权的高灵敏度的光泵磁力仪具有重要的意义。如何进一步提高系统的测频精度和速度是现有光泵磁力仪亟需解决的关键问题。

目前，通常采用直接测频法(M法)和直接测周法(T法)结合起来对铯光泵磁共振频率进行测量，或基于FPGA(Field Programmable Gate Array)的等精度测频法提高铯光泵磁力仪磁共振信号测频精度，或利用锁相测频法进行铯光泵磁共振信号的测量。

但，第一种方法存在±1的计数误差，同时其辅助电路的噪声尖峰也可能会导致技术错误；第二种方法由于测量的闸门时间是不连续的，会存在频率测量的盲区，而且它在动态测量及强噪声背景下的稳定性较差；第三种方法存在噪声较大、采样率不够高等问题，影响测频精度。

技术实现要素：

有鉴于此，本发明的实施例提供了一种提高铯光泵磁敏传感器磁共振信号测频精度和速度的方法和电路。

本发明的实施例提供一种提高铯光泵磁共振信号测频精度和速度的方法，包括以下步骤：

(1)将铯光泵磁敏传感器输出的铯光泵磁共振信号经过调理和整形转换为待测信号；

(2)把时基信号以及步骤(1)的待测信号分别送入FPGA数字测频模块中，所述FPGA数字测频模块通过定闸门无间歇测频对时基信号和待测信号进行处理；

(3)由控制器读取FPGA数字测频模块的处理结果，对步骤(2)处理后的数据进行频率计算，得到铯光泵磁共振信号的频率。

进一步，所述步骤(1)中，铯光泵磁敏传感器通过高频激励电路的激励使铯原子产生能级跃迁，并使得铯单质产生光泵效应，所述铯光泵磁敏传感器中的光强不变时，所述铯光泵磁敏传感器中的射频线圈在垂直于高频激励电路产生的磁场方向加一个射频磁场，所述射频磁场的频率等于铯原子能级跃迁的频率时，所述铯光泵磁敏传感器输出铯光泵磁共振信号。

进一步，所述高频激励电路激励铯光泵磁敏传感器中的铯灯发光，并使其释放出光子，所述光子经过铯光泵磁敏传感器中的凸透镜、滤光片和偏振片之后变成左旋圆偏振光，所述左旋圆偏振光激励铯原子产生能级跃迁，并使得铯单质产生光泵效应。

进一步，所述步骤(1)中，铯光泵磁共振信号输入信号调理电路，所述信号调理电路对铯光泵磁共振信号进行放大和滤波调理，并将调理后的铯光泵磁共振信号输入滞回比较器，所述信号调理电路输出的调理后的铯光泵磁共振信号经过移相电路移相后使铯光泵磁敏传感器输出连续的铯光泵磁共振信号，所述滞回比较器对铯光泵磁共振信号进行整形得到待测信号。

进一步，所述步骤(2)中，FPGA数字测频模块通过定闸门无间歇测频对时基信号和待测信号进行处理包括以下步骤：

(2.1)将时基信号经FPGA数字测频模块的可编程倍频器倍频后得到标准信号，将时基信号通过可编程分频器分频后得到定闸门信号，所述定闸门信号通过第一D触发器同步待测信号得到实际闸门信号；

(2.2)将实际闸门信号取反后与定闸门信号相与得到正闸门标准信号计数器计数信号，将定闸门信号取反后与实际闸门信号相与得到负闸门标准信号计数器计数信号，将实际闸门信号和定闸门信号分别取反后相与得到控制器读取标准信号计数值的标志，其低电平为控制器可读取正闸门标准信号的脉冲个数的标志，其高电平为控制器可读取负闸门标准信号的脉冲个数的标志；

(2.3)将待测信号、实际闸门信号和清零信号送入FPGA数字测频模块的第一计数器中，第一计数器的清零信号由控制器发出，由实际闸门信号脉冲上升沿之后的待测信号的第一个脉冲启动第一计数器，实际闸门信号脉冲下降沿后的待测信号的第一个脉冲关闭第一计数器，得到正闸门待测信号的脉冲个数；由实际闸门信号脉冲下降沿之后的待测信号的第一个脉冲启动第一计数器，实际闸门信号脉冲上升沿后的待测信号的第一个脉冲关闭第一计数器，得到负闸门待测信号的脉冲个数；

(2.4)将标准信号、正闸门标准信号计数器计数信号和定闸门信号送入FPGA数字测频模块的第二计数器中，定闸门信号为第二计数器的清零信号，由正闸门标准信号计数器计数信号脉冲上升沿之后的标准信号的第一个脉冲启动第二计数器，正闸门标准信号计数器计数信号脉冲下降沿之后的标准信号的第一个脉冲关闭第二计数器，得到正闸门时定闸门信号与待测信号不同步时段的标准信号的脉冲个数；

将标准信号、负闸门标准信号计数器计数信号和定闸门信号送入FPGA数字测频模块的第三计数器中，定闸门信号为第三计数器清零信号，由负闸门标准信号计数器计数信号脉冲上升沿之后的标准信号的第一个脉冲启动第三计数器，负闸门标准信号计数器计数信号脉冲下降沿之后的标准信号的第一个脉冲关闭第三计数器，得到负闸门时定闸门信号与待测信号不同步时段的标准信号的脉冲个数；

(2.5)实际闸门信号的边沿与待测信号的边沿不同步的部分采用步骤(2.4)中标准信号的脉冲个数，实际闸门信号的边沿与待测信号的边沿同步的部分采用步骤(2.3)中待测信号的脉冲个数。

进一步，所述步骤(3)中，控制器对步骤(2)处理后的数据进行频率计算时，为了消除频率交界点，控制器将一个频率更新周期分割成n个分频闸门，若所述频率交界点出现在第A个分频闸门中，下一个频率交界点出现在第A+n个分频闸门中，从而可以找到每一个频率交界点所在分频闸门。

进一步，所述步骤(3)中，铯光泵磁共振信号的频率计算公式为：

式中：f_x为待测信号的频率，f₀为标准信号的频率，n_xi为第i次实际闸门信号的边沿与待测信号的边沿不同步的部分标准信号的脉冲个数，n_xi+1为第i+1次实际闸门信号的边沿与待测信号的边沿不同步的部分标准信号的脉冲个数，N_xi为实际闸门信号中的待测信号脉冲个数，N_0i为实际闸门信号中的标准信号脉冲个数，n为分频闸门个数，实际闸门信号由定闸门信号与待测信号同步产生，定闸门信号和标准信号由同一时基信号产生。

一种提高铯光泵磁共振信号测频精度和速度的电路，包括高频激励电路、铯光泵磁敏传感器、信号调理电路、滞回比较器、移相电路、晶振电路、FPGA数字测频模块、控制器和存储单元，所述铯光泵磁敏传感器的输入端连接高频激励电路，所述高频激励电路激励铯光泵磁敏传感器输出铯光泵磁共振信号，所述铯光泵磁敏传感器的输出端连接信号调理电路，所述信号调理电路连接移相电路和滞回比较器，所述信号调理电路调理铯光泵磁敏传感器输出的铯光泵磁共振信号，并将调理后的铯光泵磁共振信号输入滞回比较器，所述移相电路、信号调理电路和铯光泵磁敏传感器构成一反馈回路，所述信号调理电路输出的调理后的铯光泵磁共振信号经过移相电路移相后使铯光泵磁敏传感器输出连续的铯光泵磁共振信号，所述滞回比较器和晶振电路的输出端均连接FPGA数字测频模块，所述晶振电路输出时基信号至FPGA数字测频模块，所述滞回比较器对调理后的铯光泵磁共振信号进行处理后输出待测信号至FPGA数字测频模块，所述FPGA数字测频模块对时基信号和待测信号进行处理，所述控制器读取FPGA数字测频模块的处理结果，并计算铯光泵磁共振信号频率，所述存储单元存储计算结果。

进一步，所述FPGA数字测频模块包括控制信号部分、计数部分、锁存部分和数据传送部分，所述控制信号部分、计数部分、锁存部分和数据传送部分相互连接；所述控制信号部分包括一可编程倍频器、一可编程分频器、一D触发器、若干与门和若干非门，所述可编程倍频器根据实际情况调整倍频比，所述可编程分频器根据实际情况调整分频比；所述计数部分包括第一计数器、第二计数器和第三计数器；所述锁存部分包括两个锁存器，所述数据传输部分包括一多路选择器，所述锁存器连接多路选择器，所述多路选择器为48选8多路选择器。

进一步，所述控制器为STM32控制器，所述存储单元为SD卡。

与现有技术相比，本发明具有以下有益效果：

1、本发明利用定闸门测频的原理，采取“无间歇测频”和“剔除频率交界点”的方式，“无间歇测频”的方式采用双计数器分别在正负闸门时间内连续交替计数，消除频率测量盲区，实现无间歇连续测频，极大程度上提高了磁力仪的测频精度和速度；“剔除频率交界点”的方式采用控制器对采集的数据进行分析，找到并剔除动态频率变化交界点，保证了测量精度的稳定性；

2、测频模块的各个子模块集成于FPGA数字测频模块中，电路容易实现且可靠性强，后期测频方案升级更加方便；

3、此方法能够根据实际情况对相应软件搭接及芯片选择做出调整，降低了改造成本。

附图说明

图1是本发明一种提高铯光泵磁共振信号测频精度和速度的电路一实施例的结构示意图。

图2是图1中FPGA数字测频模块的电路图。

图3是本发明一种提高铯光泵磁共振信号测频精度和速度的方法一实施例的工作流程图。

图4是图3中定闸门无间歇测频的工作流程图。

图5是图3中本发明一种提高铯光泵磁共振信号测频精度和速度的方法一实施例的原理波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地描述。

请参考图1和图2，本发明的实施例提供了一种提高铯光泵磁共振信号测频精度和速度的电路，包括高频激励电路1、铯光泵磁敏传感器2、信号调理电路3、滞回比较器4、移相电路5、晶振电路6、FPGA数字测频模块7、控制器8和存储单元9。

铯光泵磁敏传感器2的输入端连接高频激励电路1，高频激励电路1激励铯光泵磁敏传感器2输出铯光泵磁共振信号，铯光泵磁敏传感器2的输出端连接信号调理电路3。

信号调理电路3连接移相电路5和滞回比较器4，信号调理电路3调理铯光泵磁敏传感器2输出的铯光泵磁共振信号，并将调理后的铯光泵磁共振信号输入滞回比较器4，移相电路5、信号调理电路3和铯光泵磁敏传感器2构成一反馈回路，信号调理电路3输出的调理后的铯光泵磁共振信号经过移相电路5移相后使铯光泵磁敏传感器2输出连续的铯光泵磁共振信号。

滞回比较器4和晶振电路6的输出端均连接FPGA数字测频模块7，晶振电路6输出时基信号至FPGA数字测频模块7，滞回比较器4对调理后的铯光泵磁共振信号进行处理后输出待测信号至FPGA数字测频模块7。

FPGA数字测频模块7对时基信号和待测信号进行处理，在一实施例中，FPGA数字测频模块7包括控制信号部分71、计数部分72、锁存部分73和数据传送部分74，控制信号部分71、计数部分72、锁存部分73和数据传送部分74相互连接。

控制信号部分71包括一可编程倍频器711、一可编程分频器712、一D触发器713、若干与门714和若干非门715，可编程倍频器711根据实际情况调整倍频比，可编程分频器712根据实际情况调整分频比。

计数部分72包括第一计数器(CNT1)721、第二计数器(CNT2)722和第三计数器(CNT3)723；锁存部分73包括两个锁存器731，数据传输部分74包括一多路选择器741，锁存器731连接多路选择器741，多路选择器741优选为48选8多路选择器。

控制器8读取FPGA数字测频模块7的处理结果，在一实施例中，控制器优选为STM32控制器，并计算铯光泵磁共振信号频率，存储单元9存储计算结果，在一实施例中，存储单元9优选为SD卡。

请参考图3，一种提高铯光泵磁共振信号测频精度和速度的方法，包括以下步骤：

(1)将铯光泵磁敏传感器2输出的铯光泵磁共振信号经过调理和整形转换为待测信号；

高频激励电路1激励铯光泵磁敏传感器中的铯灯发光，并使其释放出光子，光子经过铯光泵磁敏传感器中的凸透镜(图中未示出)、滤光片(图中未示出)和偏振片(图中未示出)之后变成左旋圆偏振光，左旋圆偏振光激励铯原子产生能级跃迁，并使得铯单质产生光泵效应，铯光泵磁敏传感器中的光强不变时，铯光泵磁敏传感器中的射频线圈(图中未示出)在垂直于高频激励电路1产生的磁场方向加一个射频磁场，射频磁场的频率等于铯原子能级跃迁的频率时，铯光泵磁敏传感器输出铯光泵铯光泵磁共振信号，铯光泵铯光泵磁共振信号输入信号调理电路3，信号调理电路3对铯光泵磁共振信号进行放大和滤波调理，并将调理后的铯光泵磁共振信号输入滞回比较器4，信号调理电路3输出的调理后的铯光泵磁共振信号经过移相电路5移相后使磁敏传感器2输出连续的铯光泵磁共振信号，滞回比较器4对铯光泵磁共振信号进行整形得到待测信号。

(2)把时基信号以及步骤(1)的待测信号分别送入FPGA数字测频模块中，所述FPGA数字测频模块通过定闸门无间歇测频对时基信号和待测信号进行处理；

请参考图4和图5，FPGA数字测频模块通过定闸门无间歇测频对时基信号和待测信号进行处理包括以下步骤：

(2.1)将时基信号经FPGA数字测频模块的可编程倍频器倍频后得到标准信号，将时基信号通过可编程分频器分频后得到定闸门信号，所述定闸门信号通过第一D触发器同步待测信号得到实际闸门信号；

(2.2)将实际闸门信号取反后与定闸门信号相与得到正闸门标准信号计数器计数信号，将定闸门信号取反后与实际闸门信号相与得到负闸门标准信号计数器计数信号，将实际闸门信号和定闸门信号分别取反后相与得到控制器读取标准信号计数值的标志，其低电平为控制器可读取正闸门标准信号的脉冲个数的标志，其高电平为控制器可读取负闸门标准信号的脉冲个数的标志；

(2.3)将待测信号、实际闸门信号和清零信号送入FPGA数字测频模块的第一计数器中，第一计数器的清零信号由控制器8发出，由实际闸门信号脉冲上升沿之后的待测信号的第一个脉冲启动第一计数器，实际闸门信号脉冲下降沿后的待测信号的第一个脉冲关闭第一计数器，得到正闸门待测信号的脉冲个数；由实际闸门信号脉冲下降沿之后的待测信号的第一个脉冲启动第一计数器，实际闸门信号脉冲上升沿后的待测信号的第一个脉冲关闭第一计数器，得到负闸门待测信号的脉冲个数；

(2.4)将标准信号、正闸门标准信号计数器计数信号和定闸门信号送FPGA数字测频模块的第二计数器中，定闸门信号为第二计数器的清零信号，由正闸门标准信号计数器计数信号脉冲上升沿之后的标准信号的第一个脉冲启动第二计数器，正闸门标准信号计数器计数信号脉冲下降沿之后的标准信号的第一个脉冲关闭第二计数器，得到正闸门时定闸门信号与待测信号不同步时段的标准信号的脉冲个数；

将标准信号、负闸门标准信号计数器计数信号和定闸门信号送入FPGA数字测频模块的第三计数器中，定闸门信号为第三计数器清零信号，由负闸门标准信号计数器计数信号脉冲上升沿之后的标准信号的第一个脉冲启动第三计数器，负闸门标准信号计数器计数信号脉冲下降沿之后的标准信号的第一个脉冲关闭第三计数器，得到负闸门时定闸门信号与待测信号不同步时段的标准信号的脉冲个数；

(2.5)实际闸门信号的边沿与待测信号的边沿不同步的部分采用步骤(2.4)中标准信号的脉冲个数，实际闸门信号的边沿与待测信号的边沿同步的部分采用步骤(2.3)中待测信号的脉冲个数。

(3)由控制器8读取FPGA数字测频模块7的处理结果，对步骤(2)处理后的数据进行频率计算，得到铯光泵磁共振信号的频率。

实际上，分频闸门与待测频率更新率不是同一个时基产生，长时间的测量会导致频率交界点相对分频闸门的漂移，造成对频率交界点的判断错误，为了消除频率交界点，较小误差，控制器8将一个频率更新周期分割成n个分频闸门，若所述频率交界点出现在第A个分频闸门中，下一个频率交界点出现在第A+n个分频闸门中，从而可以找到每一个频率交界点所在分频闸门，允许出现正负一个周期的标准信号计数误差。

铯光泵磁共振信号的频率计算公式为：

式中：f_x为待测信号的频率，f₀为标准信号的频率，n_xi为第i次实际闸门信号的边沿与待测信号的边沿不同步的部分标准信号的脉冲个数，n_xi+1为第i+1次实际闸门信号的边沿与待测信号的边沿不同步的部分标准信号的脉冲个数，N_xi为实际闸门信号中的待测信号脉冲个数，N_0i为实际闸门信号中的标准信号脉冲个数，n为分频闸门个数。

其中，实际闸门信号由定闸门信号与待测信号同步产生，定闸门信号和标准信号由同一时基信号产生，故实际闸门信号中的标准信号脉冲个数N_0i可直接换算得到。

设n设置为5时，对待测信号f_x的计数的起止时间都是由定闸门信号的上升沿或下降沿触发的，在闸门时间τ内对f_x的计数无误差；对标准信号f₀的计数最多相差一个数的误差，故测量的相对误差为：

故测量频率的精度与待测信号无关，只与闸门时间和标准信号的频率有关。与传统定闸门方法相比，该方法增大了采样率，提高了测量结果的精度和速度。

本发明利用定闸门测频的原理，采取“无间歇测频”和“剔除频率交界点”的方式，“无间歇测频”的方式采用双计数器分别在正负闸门时间内连续交替计数，消除频率测量盲区，实现无间歇连续测频，极大程度上提高了磁力仪的测频精度和速度；“剔除频率交界点”的方式采用控制器对采集的数据进行分析，找到并剔除动态频率变化交界点，保证了测量精度的稳定性；测频模块的各个子模块集成于FPGA数字测频模块中，电路容易实现且可靠性强，后期测频方案升级更加方便；此方法能够根据实际情况对相应软件搭接及芯片选择做出调整，降低了改造成本。

在不冲突的情况下，本文中上述实施例及实施例中的特征可以相互结合。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。