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本申请涉及时间测量领域，并且更为具体地，涉及一种用于测量时间的电路、方法及相关芯片、系统和设备。
背景技术：
激光雷达系统，也可称为激光探测与测量(lightdetectionandranging，lidar)系统，是对外界的感知系统。激光雷达系统的探测过程主要包括向外界发射激光信号(如激光脉冲信号)；探测激光信号的反射信号；根据发射激光信号和接收反射信号之间的时间差，判断被测物体的距离。进一步地，激光雷达系统还可以结合激光信号的发射角度等信息重建被测物体的三维立体信息。与相机等平面感知系统相比，激光雷达系统可以获知外界的三维立体信息，因此，激光雷达系统的应用越来越广泛。
激光雷达系统接收到发射出的激光信号的反射信号之后，需要通过时间数字转换器(time-to-digitalconverter，tdc)测量该反射信号的接收时间，并将反射信号的接收时间和激光信号的发射时间进行比较，从而判断被测物体的距离。
传统的激光雷达系统中的tdc体积比较大，限制了激光雷达系统的应用场合。
技术实现要素：
本申请提供一种用于测量时间的电路、方法及相关芯片、系统和设备，以降低激光雷达系统的体积。
第一方面，提供一种用于测量时间的电路，所述用于测量时间的电路包括：信号输入端，用于接收待测信号；延时链，所述延时链包括n个延时单元，且所述延时链的第1个延时单元与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述延时链被配置成响应于所述第1个延时单元接收到所述待测信号，将第一上升沿从所述第1个延时单元顺序传递至所述延时链的第n个延时单元，其中所述第一上升沿为所述第1延时单元接收到的所述待测信号的上升沿，其中n为大于2的正整数；逻辑控制单元，所述逻辑控制单元的输入端与所述信号输入端相连，以从所述信号输入端接收所述待测信号，所述逻辑控制单元的输出端与所述延时链的第k个延时单元相连，所述逻辑控制单元被配置成响应于所述逻辑控制单元的输入端接收到所述待测信号，向所述第k个延时单元传递第二上升沿，以将所述第二上升沿从所述第k个延时单元顺序传递至所述第n个延时单元，所述逻辑控制单元还被配置成在向所述第k个延时单元传递所述第二上升沿之后，并在所述第一上升沿传递至所述第k个延时单元之前，向所述第k个延时单元发送低电平信号，以将所述低电平信号从所述第k个延时单元顺序传递至所述第n个延时单元，其中所述第二上升沿为所述逻辑控制单元接收到的所述待测信号的上升沿，k为正整数，且1＜k＜n；锁存单元，与所述n个延时单元相连，用于锁存所述n个延时单元的输出信号。
第二方面，提供一种时间测量芯片，所述时间测量芯片包括：如第一方面所述的用于测量时间的电路；处理电路，与所述用于测量时间的电路中的锁存单元相连，所述处理电路被配置成根据所述锁存单元中存储的所述n个延时单元的输出信号，确定所述信号输入端接收到所述待测信号的时间。
第三方面，提供一种激光探测与测量系统，包括：发射器，被配置成发射激光信号；接收器，被配置成接收所述激光信号对应的反射信号，所述反射信号为模拟信号；如第二方面所述的时间测量芯片，所述时间测量芯片还包括：转换电路，所述转换电路与所述用于测量时间的电路相连，所述转换电路被配置成将模拟信号转换成脉冲形式的所述待测信号，并向所述用于测量时间的电路的信号输入端发送所述待测信号。所述转换电路与所述接收器相连，被配置成从所述接收器接收所述模拟信号。
第四方面，提供一种自动化设备，包括如第三方面所述的激光探测与测量系统。
第五方面，提供一种用于测量时间的方法，所述方法包括：通过信号输入端接收待测信号，所述信号输入端与延时链的第1个延时单元相连，所述延时链包括n个延时单元，所述n个延时单元均与锁存单元相连，所述信号输入端还与逻辑控制单元的输入端相连，所述逻辑控制单元的输出端与所述延时链的第k个延时单元相连，其中k和n均为正整数，n＞2，1＜k＜n；响应于所述第1个延时单元接收到所述待测信号，通过所述延时链将第一上升沿从所述第1个延时单元顺序传递至所述延时链的第n个延时单元，所述第一上升沿为所述第1延时单元接收到的所述待测信号的上升沿；响应于所述逻辑控制单元的输入端接收到所述待测信号，通过所述逻辑控制单元向所述第k个延时单元传递第二上升沿，以通过所述延时链将所述第二上升沿从所述第k个延时单元顺序传递至所述第n个延时单元，其中所述第二上升沿为所述逻辑控制单元接收到的所述待测信号的上升沿；在向所述第k个延时单元传递所述第二上升沿之后，并在所述第一上升沿传递至所述第k个延时单元之前，通过所述逻辑控制单元向所述第k个延时单元发送低电平信号，以将所述低电平信号从所述第k个延时单元顺序传递至所述第n个延时单元；通过所述锁存单元锁存所述n个延时单元的输出信号。
本申请通过专门的电路实现tdc的功能，可以降低激光雷达系统的体积和成本。
附图说明
图1是基于延时链的时间测量芯片的结构示例图。
图2是本发明一个实施例提供的用于测量时间的电路的结构示意图。
图3是本发明另一实施例提供的用于测量时间的电路的结构示意图。
图4是本发明又一实施例提供的用于测量时间的电路的结构示意图。
图5是本发明又一实施例提供的用于测量时间的电路的结构示意图。
图6是本发明实施例提供的时间测量芯片的结构示意图。
图7是本发明实施例提供的lidar系统的结构示意图。
图8是本发明实施例提供的自动化设备的结构示意图。
图9是本发明实施例提供的用于测量时间的方法的示意性流程图。
具体实施方式
上文指出，传统激光雷达系统中的tdc体积较大，导致其应用场合受限。
为了降低激光雷达系统的体积，本发明实施例通过专用的电路实现tdc的功能，这样不但能够降低激光雷达系统体积，还能节约激光雷达系统的制造成本。
芯片的时钟频率一般在mhz到ghz之间，即芯片的每个时钟周期处于ns级别。激光雷达系统通常需要将待测信号的接收时间测量精度控制在皮秒(picosecond，简称ps)级别。因此，直接基于芯片的计数值计算出的待测信号的接收时间的误差等于芯片的时钟周期，即直接基于芯片的计数值计算出的待测信号的接收时间的误差为ns级别的误差，无法达到激光雷达系统对时间测量精度的要求。
为了提高时间测量精度，一种可行的方案是采用芯片内部的器件资源搭建延时链，从而对ns级别的时钟周期进行进一步细分，得到更为精细的时间采样信息。下面结合图1对基于延时链的时间测量方案进行介绍。
图1是基于延时链的时间测量芯片的结构示例图。图1所示的时间测量芯片可以包括用于测量时间的电路10，以及计数器30。
电路10可以是专用的集成电路，该电路10例如可以集成在现场可编程门阵列(field－programmablegatearray，fpga)芯片中，也可以集成在专用集成电路(applicationspecificintegratedcircuits，asic)芯片中，本发明实施例对此不做具体限定。电路10可以包括延时链12、锁存单元14以及信号输入端16。
信号输入端16可用于接收待测信号。待测信号例如可以是具有低电平-高电平-低电平的脉冲信号。该待测信号可以由转换电路(图1未示出)对模拟信号转换后得到。以激光雷达系统为例，激光雷达系统的接收器接收到的反射信号为模拟信号，在对模拟信号的接收时间进行采样之前，可以先通过转换电路(如比较器)将该模拟信号转换成数字信号(即上述待测信号)，再通过电路10对该待测信号的上升沿的接收时间进行采样，该待测信号的上升沿的接收时间即可用来反映反射信号的接收时间。
延时链12可以包括顺序连接(或级联)的多个延时单元(即图1中的顺序连接的小方块)。延时单元可以通过芯片内部的逻辑电路实现。例如，电路10可以集成在fpga芯片中，延时单元可以是fpga芯片内部的进位链(carrychain)和/或查找表(lut)。
进一步地，延时链12中的延时单元可以位于fpga芯片的同一slice中，也可以位于fpga芯片的不同slice中。与跨slice布置延时链12的方式相比，在同一slice中布置延时链12可以使得延时链12的延时时间更加稳定，且可以简化芯片内部的布线。延时单元的延时时间一般在数ps到百ps之间，延时单元的具体延时时间与组成延时单元的逻辑电路的类型、芯片的厂家、芯片的制作工艺等因素有关。
锁存单元14可用于对延时单元的输出信号进行锁存。锁存单元14例如可以通过芯片内部的寄存器实现。延时链12中的每个延时单元可以与锁存单元14中的一个寄存器相连。以延时单元是进位链为例，可以将延时链12上的每个进位链的co端与锁存单元14中的一个寄存器相连。当进位链的co端的输出信号为高电平信号时，其对应的寄存器锁存数字信号1，当进位链的co端的输出信号为低电平信号时，其对应的寄存器锁存数字信号0。应理解，延时链12与锁存单元14可以位于同一slice中，也可以位于不同slice中，本发明实施例对此不做具体限定。在一些实施例中，可以将延时单元和锁存单元14设置在同一slice中，从而使得延时单元至锁存单元14的走线的延时可控。
计数器30可以对系统时钟触发的时钟信号的个数进行计数。在时间测量芯片中，可以将计数器30的计数值定义为粗计数cr，并将系统时钟的计数时间cr＊tck定义为粗时间，其中tck表示系统时钟的时钟周期。粗时间的误差等于系统时钟的时钟周期tck。由于目前芯片的时钟周期最高可达ghz，因此，粗时间的误差最低可以是ns级别的误差。
假设延时链12中的延时单元的延时时间为td，如图1所示，待测信号输入至延时链12之后，理论上，每经过td时间，待测信号就会通过一个延时单元。当系统时钟的上升沿出现时，锁存单元14会锁存延时链12上的各延时单元的输出信号。
假设在当前时钟周期中，延时链12上传递的是待测信号的上升沿，则锁存单元14中锁存的数字信号的格式类型通常为如下格式类型“……111111110000…….”。接下来，通过计算锁存单元14中出现的“1”的个数c1，便可以确定待测信号的上升沿的精细时间为：trising＝cr＊tck-c1＊td。
假设在当前时钟周期中，延时链12上传递的是待测信号的下降沿，则锁存单元14中锁存的数字信号的格式类型通常为如下格式类型“……0000000111111…….”。接下来，通过计算锁存单元14中出现的“0”的个数c2，便可以确定待测信号的下降沿的精细时间为：tfalling＝cr＊tck-c2＊td。
从以上描述可以看出，基于延时链的时间测量方案能够将系统时钟提供的粗时间精细化，得到待测信号的精细化时间信息。该精细化时间信息的误差通常为ps级别的误差。
但是，受到加工工艺、芯片工作条件等因素的影响，基于延时链的时间测量方案测量到的时间并不稳定，导致基于延时链的时间测量方案得到的测量时间可能不准确。为了提高时间测量的准确性，可以对电路10的结构进行进一步调整，使得在一个时钟周期内，待测信号的上升沿可以以延时链的不同延时单元为起点进行传播，从而在一个时钟周期内可以对待测信号的上升沿进行多次采样，得到多个采样结果。然后，可以利用后续的处理电路对多个采样结果进行平均，并将该平均值作为待测信号的上升沿的接收时间。经过上述平均操作，可以使得电路10计算出的时间信息更加稳定和准确。下面结合图2对本发明实施例提供的电路10的结构进行详细描述。
如图2所示，用于测量时间的电路10可以包括延时链12、锁存单元14、信号输入端16以及逻辑控制单元18。该电路10可用于对待测信号的上升沿的时间进行采样。
信号输入端16可用于接收待测信号。待测信号可以是具有低电平-高电平-低电平的脉冲信号。该待测信号可以由转换电路(图2未示出)对模拟信号转换后得到。以激光雷达系统为例，激光雷达系统的接收器接收到的反射信号为模拟信号，在对模拟信号的接收时间进行采样之前，可以先通过转换电路(如比较器)将该模拟信号转换成数字信号(即上述待测信号)，再通过电路10对该待测信号的上升沿的接收时间进行采样，该待测信号的上升沿的接收时间即可用来表示反射信号的接收时间。
延时链12可以包括n个延时单元。延时链12的第1个延时单元可以与信号输入端16相连，以从信号输入端接收待测信号。在待测信号到来之前，延时链12上的n个延时单元可以均处于初始状态(即低电平状态)。
进一步地，延时链12可以被配置成响应于第1个延时单元接收到待测信号，将第一上升沿从第1个延时单元顺序传递至延时链的第n个延时单元。第一上升沿为第1延时单元接收到的待测信号的上升沿，其中n为大于2的正整数。
逻辑控制单元18的输入端可以与信号输入端16相连，以从信号输入端16接收待测信号。逻辑控制单元18的输出端可以与延时链12的第k个延时单元相连。
逻辑控制单元18可以被配置成响应于逻辑控制单元18的输入端接收到待测信号，向第k个延时单元传递第二上升沿，以将第二上升沿从第k个延时单元顺序传递至第n个延时单元，其中第二上升沿为逻辑控制单元接收到的待测信号的上升沿，k为正整数，且1＜k＜n。
应理解，第一上升沿和第二上升沿均为待测信号的上升沿，不同之处在于第一上升沿从延时链12的第1个延时单元开始向后传播，第二上升沿从延时链12的第k个延时单元开始向后传播。
从以上描述可以看出，待测信号在延时链12中有两个传播起始点，分别为延时链12的第1个延时单元和第k个延时单元。这样一来，待测信号的上升沿会出现在延时链12的两个不同位置，即上述第一上升沿所在的位置，以及第二上升沿所在的位置。
第二上升沿从第k个延时单元开始向后传播，会使得第二上升沿经过的延时单元的输出信号从低电平状态变换成高电平状态。随着时间的推移，第一上升沿会传递至第k个延时单元，如果第k个延时单元的输出信号仍保持在高电平状态，则无法对第一上升沿进行采样。因此，为了使第k延时单元及其后续延时单元能够对第一上升沿进行采样，需要在第一上升沿到达第k个延时单元之前，将第k个延时单元及其后续延时单元依次复位至低电平状态。
因此，进一步地，逻辑控制单元18还可以被配置成在向第k个延时单元传递第二上升沿之后，并在第一上升沿传递至第k个延时单元之前，向第k个延时单元发送低电平信号，以将低电平信号从第k个延时单元顺序传递至第n个延时单元。
在逻辑控制单元18向第k个延时单元发送低电平信号之后，该低电平信号会以第k个延时单元为起始点向后传播，从而使得第k个延时单元及其后续延时单元依次复位至低电平状态，为继续传播第一上升沿做好准备。
锁存单元14可以与n个延时单元相连，以锁存n个延时单元的输出信号。锁存单元14可以通过芯片内部的寄存器实现。具体地，延时链12中的每个延时单元可以对应锁存单元14中的一个寄存器。以延时单元是进位链为例，可以将延时链12上的每个进位链的co端与寄存器相连。当进位链的co端的输出信号为高电平信号时，寄存器锁存数字信号1，当进位链的co端的输出信号为低电平信号时，寄存器锁存数字信号0。应理解，延时链12与锁存单元14可以位于同一slice中，也可以位于不同slice中，本发明实施例对此不做具体限定。在一些实施例中，可以将延时单元和锁存单元14设置在同一slice中，从而使得延时单元至锁存单元14的走线的延时可控。
锁存单元14可以将锁存信号输出给后续的处理电路，以计算待测信号的上升沿的接收时间。后文会结合具体的实施例对处理电路的具体处理过程进行详细介绍。
需要说明的是，本发明实施例对n的取值不做具体限定，可以根据以下因素中的至少一个确定：待测信号在一个时钟周期内可以通过的延时单元的数量，电路10的时间采样精度需求，延时单元的延时时间的误差范围，以及第1个延时单元和第k个延时单元之间间隔的延时单元的数量等。以系统时钟的工作频率为200mhz，系统时钟的时钟周期是5ns为例，假设待测信号在一个时钟周期(即5ns)的时间内最多可以经过270个延时单元，且第k个延时单元与第1个延时单元之间相隔30个延时单元，可以将n设置为300，这样一来，基本可以保证在一个时钟周期内对待测信号的上升沿进行2次采样。
可选地，在一些实施例中，n的配置可以使得待测信号经过延时链12的时间不小于2个时钟周期。由于电路10在一个时钟周期可以对待测信号的上升沿进行两次采样。如果n的配置使得待测信号经过延时链12的时间不小于2个时钟周期，则电路10可以对同一待测信号进行更多次的采样，从而使得上升沿的采样结果更加准确。
以系统时钟的工作频率为200mhz，系统时钟的时钟周期是5ns为例，假设待测信号在一个时钟周期(即5ns)的时间内最多可以经过270个延时单元，且第k个延时单元与第1个延时单元之间相隔30个延时单元，可以将n设置为600，这样一来，基本可以保证待测信号经过延时链12的时间大致为2个时钟周期，由于每个时钟周期可以对上升沿进行两次采样，n＝600可以使得电路10在2个时钟周期对同一待测信号的上升沿进行4次采样，从而使得上升沿的采样结果更加准确。当然，为了进一步提高时间采样的准确性，在芯片内部资源允许的情况下，可以为n配置更大的取值。
本发明实施例对k的取值不做具体限定。k的取值越小，第一上升沿和第二上升沿可复用的延时单元的数量也就越多，延时链12的搭建成本也就越低。但是，k的取值越小，第一上升沿和第二上升沿的距离就越近，二者之间的信号干扰也就越强。因此，k的取值可以综合考虑上述因素而定。作为一个示例，可以将k的取值设定为20-40之间的某个数值，例如，可以将k的取值设定为32。
本发明实施例提供的用于测量时间的电路能够降低激光雷达系统的体积，节约激光雷达系统的成本。进一步地，本发明实施例提供的用于测量时间的电路可以基于一条延时链在一个时钟周期内对待测信号的上升沿进行多次采样，从而使得后续计算出的待测信号的上升沿的接收时间更加准确。
上文指出，逻辑控制单元18在向第k个延时单元传递第二上升沿之后，并在第一上升沿传递至第k个延时单元之前，向第k个延时单元发送低电平信号，从而对第k个延时单元及第k个延时单元的后续延时单元的状态依次进行复位。应理解，低电平信号的发送时机的确定方式可以有多种，本发明实施例对此不做具体限定。
作为一个示例，逻辑控制单元18可以采用一个定时器触发其发送该低电平信号。该定时器的定时时长可以设置为逻辑控制单元18向第k个延时单元传递第二上升沿的时间与第一上升沿传递至第k个延时单元的时间之间的任意时间。比如，可以预估第一上升沿传递至第k个延时单元的时间，并将该定时器的定时时长设置为该时间的一半(此时第一上升沿大致传递至第1个延时单元和第k个延时单元的中间位置)。
作为另一示例，如图3所示，逻辑控制单元18的输入端还可以与第n个延时单元中的第t个延时单元相连，其中t为正整数，且1＜t＜k；逻辑控制单元18可以被配置成响应于第一上升沿传递至第t个延时单元，向第k个延时单元发送低电平信号。需要说明的是，本发明实施例对t的取值不做具体限定，可以是1至k之间的任意值。
具体地，逻辑控制单元18可以检测第t个延时单元的输出信号，当第t个延时单元的输出信号从低电平信号转换成高电平信号时，逻辑控制单元18判断出第一上升沿已经传递至第t个延时单元；然后，逻辑控制单元18可以向第k个延时单元发送低电平信号，使得第k个延时单元及第k个延时单元的后续延时单元依次复位至低电平状态。
本发明实施例通过检测第t个延时单元的输出信号的状态，能够准确获知第一上升沿在延时链中的传播位置，从而使得低电平信号的触发时机的选择更加合理。此外，本发明实施例提供的低电平信号的触发时机仅需要基于第t个延时单元的输出信号的状态进行简单的逻辑运算即可确定，实现起来比较简单。
本发明实施例对逻辑控制单元18的形式不做具体限定，可以是能够实现上述功能的任意电路形式。以电路10集成在fpga芯片中为例，逻辑控制单元18可以通过fpga芯片内部的一个或多个逻辑门电路实现，也可以直接采用lut实现。下面结合图4，给出逻辑控制单元18的一种具体实现方式。
如图4所示，逻辑控制单元18可以包括异或单元181(即图4中的xor单元)以及或单元182(即图4中的or单元)。异或单元181的输入端可以与信号输入端16以及第t个延时单元相连。或单元182的输入端可以与异或单元181的输出端以及延时链12的第(k-1)个延时单元相连。或单元182的输出端可以与第k个延时单元相连。本发明实施提供的逻辑控制单元18的电路形式器件数量较少，实现简单。
下面结合图5，以k＝32，t＝20，待测信号在1个时钟周期最多经过270个延时单元，且n＝600为例，对逻辑控制单元18的工作过程及延时链12上的延时单元的输出信号状态的变化过程进行详细描述。应注意，图5的例子仅仅是为了帮助本领域技术人员理解本发明实施例，而非要将本发明实施例限于所例示的具体数值或具体场景。本领域技术人员根据所给出的图5的例子，显然可以进行各种等价的修改或变化，这样的修改或变化也落入本发明实施例的范围内。
阶段1：待测信号输入至信号输入端16之前，600个延时单元的输出信号的状态均为0。
阶段2：待测信号的上升沿到达信号输入端16，第1个延时单元的输出信号的状态首先从0变成1。此外，在异或单元181的作用下，第32个延时单元的输出信号的状态从0变成1。延时链上的其余延时单元的输出信号的状态暂时还保持为0。
阶段3：当第一上升沿传递至第20个延时单元时，第二上升沿达到第(32+x)个延时单元，x理论上等于19，但是，受到加工工艺等因素的影响，x的具体取值会有一定的波动，例如，x的取值会在12-28之间波动。由于第一上升沿到达第20个延时单元，在异或单元181的作用下，第32个延时单元开始传递低电平信号。
阶段4：当第一上升沿传递至第31个延时单元时，由于或单元182的作用，第32个延时单元的输出信号从0变成1，开始传递第一上升沿。
以延时链12中的前80个延时单元为例，该前80个延时单元的输出信号状态的主要变化过程如下：
待测信号未达到信号输入端16时：
0000000000000000000000000000000000000000000000000000000000000000000000000000。
待测信号达到信号输入端16时：
1000000000000000000000000000000100000000000000000000000000000000000000000000。
第一上升沿传递至延时链12的第3个延时单元：
1110000000000000000000000000000111000000000000000000000000000000000000000000。
第一上升沿传递至延时链12的第20个延时单元，延时链12的第32个延时单元的输出信号状态从1变成0，开始传递低电平信号：
1111111111111111111100000000000011111111111111111110000000000000000000000000。
第一上升沿传递至延时链12的第23个延时单元：
1111111111111111111111100000000000011111111111111111110000000000000000000000。
第一上升沿传递至延时链12的第32个延时单元：
1111111111111111111111111111111100000000000011111111111111111110000000000000。
第一上升沿传递至延时链12的第40个延时单元：
1111111111111111111111111111111111111111000000000000111111111111111111100000。
从以上过程可以看出，在逻辑控制单元18的作用下，同一时刻，延时链12具有两个上升沿采样位置。此外，由于延时链12的长度为600，略大于待测信号的上升沿在2个时钟周期内能够传递的最大距离，因此，通过延时链12，可以在2个时钟周期内得到待测信号的上升沿的4次采样结果。然后，可以对4次采样结果取平均，作为待测信号的上升沿的最终采样结果。
需要说明的是，上文主要是以电路10应用于激光雷达系统为例进行举例说明的，但本发明实施例不限于此，电路10可应用于任何需要时间采样的场合，不同场合待测信号的物理意义可能不同，但待测信号的上升沿的采样方式类似。
还需要说明的是，延时链12中的n个延时单元级联在一起，即n个延时单元按顺序依次排列。但需要说明的是，该n个延时单元中的相邻两个延时单元可以通过信号线直接级联，也可以通过某些器件间接级联。如图4所示，延时链12上的第(k-1)个延时单元与第k个延时单元之间通过或单元182间接级联在一起。
本发明实施例还提供了一种时间测量芯片。如图6所示，该时间测量芯片60可以包括上文描述的电路10和处理电路62。
处理电路62可以与电路10中的锁存单元14相连，处理电路62可以被配置成根据锁存单元14中存储的n个延时单元的输出信号，确定信号输入端接收到待测信号的时间。
处理电路62可以实现上升沿检测和时间计算等功能，下面对处理电路62的功能进行详细描述。
首先，处理电路62可用于检测第一上升沿和第二上升沿在延时链12中的位置。上升沿在延时链中的具体位置的检测方式可以是：搜索延时链12的延时单元的输出信号的状态，找到输出信号从状态1变为状态0的两个位置，这两个位置即为第一上升沿和第二上升沿的位置。需要说明的是，由于信号干扰或延时单元故障等原因，延时单元的输出信号的状态可能会出错(比如，某个延时单元的输出信号的状态应该为1，但锁存单元14记录的该延时单元的输出信号的状态为0)，这样可能会导致第一上升沿和/或第二上升沿的位置的计算出现错误。因此，在检测第一上升沿和/或第二上升沿的位置时，可以检测输出信号状态为1000的位置(而不是检测输出信号状态为10的位置)，这样可以一定程度上提高第一上升沿和/或第二上升沿的位置检测的准确性。
进一步地，当检测出第一上升沿和第二上升沿的位置时，处理电路62可以分别计算出第一上升沿和第二上升沿在一个时钟周期内传播经过的延时单元的数量，从而确定第一上升沿和第二上升沿各自对应的接收时间，并对得到的接收时间取平均，作为待测信号的上升沿的接收时间的最终结果。
需要说明的是，本发明实施例对处理电路的形式不做具体限定，例如，可以采用lut实现，也可以采用芯片中的其他类型的逻辑电路实现。
可选地，在一些实施例中，时间测量芯片60还可包括：转换电路64。转换电路64可以与电路10相连，转换电路64可以被配置成将模拟信号转换成脉冲形式的待测信号，并向电路10的信号输入端16发送待测信号。
本发明实施例还提供一种lidar系统。如图7所示，该lidar系统70可包括发射器72，接收器74以及如图6所示的时间测量芯片60。发射器72可以被配置成发射激光信号。接收器74可以被配置成接收激光信号对应的反射信号，反射信号为模拟信号。时间测量芯片60的转换电路64可以与接收器74相连，被配置成从接收器74接收模拟信号。
本发明实施例还提供一种自动化设备，如可移动设备。如图8所示，该自动化设备80可包括如图7所示的lidar系统70。进一步地，该自动化设备80还可包括用于承载所述lidar系统的壳体。自动化设备80例如可以是无人机、无人车或机器人(如行走机器人)。
上文结合图1至图8，详细描述了本发明的装置实施例，下面结合图9，详细描述本发明的方法实施例。应理解，方法实施例的描述与装置实施例的描述相互对应，因此，未详细描述的部分可以参见前面装置实施例。
图9是本发明实施例提供的用于测量时间的方法的示意性流程图。图9的方法可由上文中的用于测量时间的电路10执行。图9的方法可以包括步骤910-950，下面对图9的步骤进行详细描述。
910、通过信号输入端接收待测信号，信号输入端与延时链的第1个延时单元相连，延时链包括n个延时单元，n个延时单元均与锁存单元相连，信号输入端还与逻辑控制单元的输入端相连，逻辑控制单元的输出端与延时链的第k个延时单元相连，其中k和n均为正整数，n＞2，1＜k＜n；
920、响应于第1个延时单元接收到待测信号，通过延时链将第一上升沿从第1个延时单元顺序传递至延时链的第n个延时单元，第一上升沿为第1延时单元接收到的待测信号的上升沿；
930、响应于逻辑控制单元的输入端接收到待测信号，通过逻辑控制单元向第k个延时单元传递第二上升沿，以通过延时链将第二上升沿从第k个延时单元顺序传递至第n个延时单元，其中第二上升沿为逻辑控制单元接收到的待测信号的上升沿；
940、在向第k个延时单元传递第二上升沿之后，并在第一上升沿传递至第k个延时单元之前，通过逻辑控制单元向第k个延时单元发送低电平信号，以将低电平信号从第k个延时单元顺序传递至第n个延时单元；
950、通过锁存单元锁存n个延时单元的输出信号。
可选地，在一些实施例中，逻辑控制单元的输入端还与第n个延时单元中的第t个延时单元相连，其中t为正整数，且1＜t＜k；步骤930可包括：响应于第一上升沿传递至第t个延时单元，通过逻辑控制单元向第k个延时单元发送低电平信号。
可选地，在一些实施例中，逻辑控制单元可以包括异或单元以及或单元。异或单元的输入端与信号输入端以及第t个延时单元相连。或单元的输入端与异或单元的输出端以及延时链的第(k-1)个延时单元相连，或单元的输出端与第k个延时单元相连。
可选地，在一些实施例中，n的配置使得待测信号经过延时链的时间不小于2个时钟周期。
可选地，在一些实施例中，用于测量时间的电路可以集成在fpga芯片或asic芯片中。
可选地，在一些实施例中，延时链中的延时单元包括进位链和查找表中的至少一种。
可选地，在一些实施例中，延时链中的延时单元位于fpga的同一slice或不同slice中。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其他任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digitalsubscriberline，dsl))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如数字视频光盘(digitalvideodisc，dvd))、或者半导体介质(例如固态硬盘(solidstatedisk，ssd))等。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。