一种高速ADC信号减少噪声的采集方法与流程

本发明涉及高速adc芯片测试技术领域，进一步说，尤其涉及一种高速adc信号减少噪声的采集方法。

背景技术：

现有技术中，测试机主时钟抖动不能满足高速信号输入要求。高速模数转换器(adc)时，希望性能能够达到产品说明书说明的信噪比值，现有技术用的测试机主时钟频率抖动较大，但是输入信号频率较高，需要抖动较小，这样测试出来的信噪比较低。换言之，信号变化的越快，采样时钟抖动越大，则由此产生的噪声越大，见图1。

技术实现要素：

本发明为解决上述技术问题而采用的技术方案是提供一种高速adc信号减少噪声的采集方法，其中，具体技术方案为：

在测试芯片的测试板上单独安装满足要求的晶振，用低抖动的晶振作为系统时钟采集数据，不使用测试机内部的时钟，采集到准确的值送给测试机；

数据的采集和计算都是在测试机内部执行，当用外部的晶振作为系统时钟采集信号和测试机内部时钟不匹配，由于测试机抖动较大，采样不准，在取采样的数据的时候利用测试机有多个采样沿的特性，对一个跳变多次采样，通过计算获得准确值，得到最终的数字编码。

上述的高速adc信号减少噪声的采集方法，其中：满足要求的晶振是满足测试芯片抖动要求就是高低电平跳变的抖动时间。

上述的高速adc信号减少噪声的采集方法，其中：采集和计算是一个周期内采样一个到两个数据，采样一个某个时间点采到低就是低电平，采到高就是高电平，采样两个是指这采样两个点时间内都是低就是低电平，都是高就是高电平，这个方法就是一个周期内多次采集，采集到数据是有高电平有低电平，需要通过一些判断得到结果，最终到底是低电平还是高电平

本发明相对于现有技术具有如下有益效果：解决在测试高速adc芯片时，测试机主时钟抖动偏大，产生较大噪声的问题。由于没有更小抖动参数的测试机，在测试板上外加低抖动晶振，用此晶振作为采样的主时钟频率。此方法成本低，不需要更换更高标准的测试机，满足芯片测试要求。

附图说明

图1为现有技术测试机测试不同频率下抖动影响的示意图。

图2为外部晶振做为时钟的示意图。

图3为接受沿多次求值的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的描述。

adc：模拟信号转数字信号。

测试机：自动检测芯片好坏的设备。

本技术发明目的在于高速adc芯片在测试机下不用测试机主时钟测试。

输入信号在不同的频率下对于抖动的要求是不一样的，信号频率越高对于抖动的要求越高，需要系统时钟抖动的时间越短。测试机在一定频率下主时钟抖动是固定的，要测试高速信号，测试机抖动时间要小于高速信号输入的抖动时间。当前的解决方案是选用适合的测试机测试高速信号，如果测试机主时钟抖动大于高速信号的抖动要求，测试出来的噪声较多，达不到产品要求。

本技术是发明当测试机主时钟频率抖动不满足输入信号高频抖动要求时的解决方法。

在测试芯片的测试板上单独安装满足要求的晶振，满足测试芯片抖动要求，就是高低电平跳变的抖动时间。用低抖动的晶振作为系统时钟采集数据，不使用测试机内部的时钟，采集到准确的值送给测试机，见图2

数据的采集和计算都是在测试机内部执行。采集和计算是现有手段，一般来说一个周期内采样一个到两个。采样一个某个时间点采到低就是低电平，采到高就是高电平，采样两个是指这采样两个点时间内都是低就是低电平，都是高就是高电平，这个方法就是一个周期内多次采集，采集到数据是有高电平有低电平，需要通过一些判断得到结果，最终到底是低电平还是高电平。当用外部的晶振作为系统时钟采集信号和测试机内部时钟不匹配，由于测试机抖动较大，采样不准，在取采样的数据的时候利用测试机有多个采样沿的特性，对一个跳变多次采样，通过计算获得准确值，得到最终的数字编码。软件实现，在一个周期里设置多个采样点，不同种测试机可以提供采样沿数量不一样。比如采样5次，有四次或是三次采样为高电平，判断为高电平。方法都是一样，采样几次并根据采样结果如何判断要根据芯片实际调试结果调整，见图3。

adc数据采样的恢复一定是按照已知的采样频率和采样间隔进行的，这就要求之前采样的时间间隔必须和恢复时间间隔保持一致，否则就会导致恢复出不同波形情况出现。从而引入不确定性误差。这种误差会随着输入模拟信号频率的升高而进一步得到放大。因此，在adc系统测试中，作为系统同步的核心-采样时钟的稳定性就显得很重要。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

技术特征：

技术总结
本发明公开了一种高速ADC信号减少噪声的采集方法，在测试芯片的测试板上单独安装满足要求的晶振，用低抖动的晶振作为系统时钟采集数据，不使用测试机内部的时钟，采集到准确的值送给测试机；本发明提供的高速ADC信号减少噪声的采集方法，解决在测试高速ADC芯片时，测试机主时钟抖动偏大，产生较大噪声的问题。由于没有更小抖动参数的测试机，在测试板上外加低抖动晶振，用此晶振作为采样的主时钟频率。此方法成本低，不需要更换更高标准的测试机，满足芯片测试要求。

技术研发人员：王斌;祁建华;余琨;顾辉;王华;凌俭波
受保护的技术使用者：上海华岭集成电路技术股份有限公司
技术研发日：2018.10.29
技术公布日：2019.04.09