一种基于查找表的电路老化检测传感器的制作方法

本发明涉及一种电路老化检测传感器，尤其是涉及一种基于查找表的电路老化检测传感器。

背景技术：

集成电路工艺尺寸逐渐降低，芯片集成度逐渐增加，芯片的系统性能得到了提高，然而这个过程使得芯片电路结构的可靠性降低。电路老化是电路可靠性的重要指标之一，因此抗老化机制研究成为当前电路可靠性领域研究的重点。

在深纳米工艺阶段，负偏置温度不稳定(nbti)已经是引起电路老化的关键因素。nbti效应会造成pmos晶体管沟道场强加强、阈值电压漂移和饱和电流降低，而这些电路参数的变化会导致时序延迟、工作频率降低，以致最终造成芯片功能出现故障。电路老化程度可靠性检测是抗老化处理的前提，如何维持电路在正常寿命内的优良性能、延缓电路老化是当前纳米cmos工艺下急需解决的关键环节，这已经成为集成电路老化研究的热点问题。

目前，国内许多研究机构都对电路老化展开深入研究，并取得一定的研究成果。在老化检测传感器的实现技术方面，文献1《基于nbti效应的数字型高精度老化监测电路设计》通过对nbti效应和老化原理的研究，提出一种数字型高精度老化监测电路。该技术精度较低，与此同时精度的提高依赖于电路面积的增加，在当前工艺技术下，该方案是不适用的。文献2《anon-chipreliabilitymonitorformeasuringfrequencydegradationofdigitalcircuits》通过对环形振荡器和相位比较电路的研究，将老化信号量化处理，提出了一种全数字可靠性老化监测电路。但是该电路仍然存在电路老化程度检测分辨率较低的问题，影响检测电路的可靠性。

技术实现要素：

本发明所要解决的技术问题是提供一种在具有较小的面积的基础上，检测分别率较高的基于查找表的电路老化检测传感器。

本发明解决上述技术问题所采用的技术方案为：一种基于查找表的电路老化检测传感器，包括用于产生时钟信号和两路控制电压的控制电路、第一压控振荡器、第二压控振荡器、第一整形电路、第二整形电路、相位比较器、3位表决器、拍频器、8位计数器、锁存器、查找表阵列和数模转换器；所述的控制电路具有时钟信号输出端、第一电压输出端和第二电压输出端，所述的相位比较器具有时钟端、第一输入端、第二输入端和输出端，所述的3位表决器具有时钟端、输入端和输出端，所述的8位计数器具有输入端、置位端和8位并行输出端，所述的锁存器具有置位端、8位并行输入端和8位并行输出端，所述的查找表阵列具有8位并行控制端、16位并行输入端和8位并行输出端，所述的数模转换器具有8位并行输入端和输出端，所述的控制电路的时钟信号输出端分别与所述的相位比较器的时钟端、所述的3位表决器的时钟端和所述的8位计数器的输入端连接，所述的控制电路的第一电压输出端和所述的第一压控振荡器的输入端连接，所述的控制电路的第二电压输出端和所述的第二压控振荡器的输入端连接，所述的第一压控振荡器的输出端和所述的第一整形电路的输入端连接，所述的第二压控振荡器的输出端和所述的第二整形电路的输入端连接，所述的第一整形电路的输出端和所述的相位比较器的第一输入端连接，所述的第二整形电路的输出端和所述的相位比较器的第二输入端连接，所述的相位比较器的输出端和所述的3位表决器的输入端连接，所述的3位表决器的输出端和所述的拍频器的输入端连接，所述的拍频器的输出端分别与所述的8位计数器的置位端和所述的锁存器的置位端连接，所述的8位计数器的8位并行输出端与所述的锁存器的8位并行输入端连接，所述的锁存器的8位并行输出端与所述的查找表阵列的8位并行控制端连接，所述的查找表阵列的8位并行输出端与所述的模数转换器的8位并行输入端连接。

所述的第一压控振荡器包括33个vco单元，每个所述的vco单元分别具有第一输入端、第二输入端、第一输出端、第二输出端、电源端和接地端，33个所述的vco单元的电源端均接入电源，33个所述的vco单元的接地端均接地，第1个所述的vco单元的第一输入端和第33个所述的vco单元的第一输出端连接且其连接端为所述的第一压控振荡器的输出端，第1个所述的vco单元的第二输入端和第33个所述的vco单元的第二输出端连接，第k个所述的vco单元的第一输出端和第k+1个所述的vco单元的第一输入端连接，第k个所述的vco单元的第二输出端和第k+1个所述的vco单元的第二输入端连接，k＝1，2，…，32；每个所述的vco单元分别包括第一pmos管、第二pmos管、第一nmos管和第二nmos管，所述的第一pmos管的源极和所述的第二pmos管的源极连接且其连接端为所述的vco单元的电源端，所述的第一pmos管的栅极、所述的第二pmos管的漏极和所述的第二nmos管的漏极连接且其连接端为所述的vco单元的第一输出端，所述的第一pmos管的漏极、所述的第二pmos管的栅极和所述的第一nmos管的漏极连接且其连接端为所述的vco单元的第二输出端，所述的第一nmos管的栅极为所述的vco单元的第一输入端，所述的第二nmos管的栅极为所述的vco单元的第二输入端，所述的第一nmos管的源极和所述的第二nmos管的源极连接且其连接端为所述的vco单元的接地端；所述的第二压控振荡器的电路结构与所述的第一压控振荡器的电路结构相同。该电路中，第一压控压控振荡器和第二压控振荡器分别由33级vco单元构成，利用vco单元的延迟特性，将第1个所述的vco单元的第二输入端和第33个所述的vco单元的第二输出端连接，在直流源的作用下产生周期性的方波信号，结构简单，易于实现。

所述的第一整形电路包括第三pmos管、第四pmos管、第三nmos管、第四nmos管和第一反相器；所述的第三pmos管的源极和所述的第四pmos管的源极均接入电源，所述的第三pmos管的栅极、所述的第四pmos管的漏极和所述的第四nmos管的漏极连接且其连接端为所述的第一整形电路的输出端，所述的第三pmos管的漏极、所述的第四pmos管的栅极和所述的第三nmos管的漏极连接，所述的第三nmos管的栅极和所述的第一反相器的输入端连接且其连接端为所述的第一整形电路的输入端，所述的第一反相器的输出端和所述的第四nmos管的栅极连接，所述的第三nmos管的源极和所述的第四nmos管的源极均接地，所述的第二整形电路的电路结构和所述的第一整形电路的电路结构相同。该电路中，第一整形电路输入低电平时，信号经第一反相器使第四nmos管导通，输出被第四nmos管拉低；输入为高电平时，第三nmos管导通，使第四pmos管栅极电压为零，第四pmos管导通，输出高电平，由此，第一整形电路和第二整形电路的输出信号被钳定在高电平和低电平两种状态，从而可以有效消除第一压控振荡器和第二压控振荡器的输出信号中存在的尖峰毛刺。

所述的相位比较器包括第五pmos管、第六pmos管、第五nmos管、第六nmos管、第七nmos管、第二反相器、第三反相器、第四反相器和第一二输入与门；所述的第一二输入与门具有第一输入端、第二输入端和输出端，所述的第五pmos管的源极和所述的第六pmos管的源极均接入电源，所述的第五pmos管的栅极和所述的第七nmos管的栅极连接且其连接端为所述的相位比较器的时钟端，所述的第五pmos管的漏极、所述的第六nmos管的漏极、所述的第六pmos管的栅极和所述的第二反相器的输入端连接，所述的第六pmos管的漏极、所述的第二反相器的输出端、所述的第五nmos管的漏极和所述的第三反相器的输入端连接，所述的第六nmos管的栅极和所述的第一二输入与门的输出端连接，所述的第六nmos管的源极和所述的第七nmos管的漏极连接，所述的第七nmos管的源极和所述的第五nmos管的源极均接地，所述的第五nmos管的栅极、所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的相位比较器的输出端，所述的第一二输入与门的第一输入端为所述的相位比较器的第一输入端，所述的第一二输入与门的第二输入端为所述的相位比较器的第二输入端。该电路中，相位比较器采用第一二输入与门和第六nmos管作为下拉网络，使当下拉网络输出逻辑“1”时，第五pmos管的漏极相当于直接连至第七nmos管的漏极，保证了第五pmos管的漏极放电的快速性，从而能进一步有效消除第一压控振荡器和第二压控振荡器的输出信号中存在的尖峰毛刺，提高检测分辨率。

所述的3位表决器包括第二二输入与门、第三二输入与门、第四二输入与门、第一二输入与非门、第二二输入与非门、第一d触发器和第二d触发器；所述的第二二输入与门、所述的第三二输入与门、所述的第四二输入与门、所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一d触发器和第二d触发器分别具有输入端、输出端、反相输出端和时钟端，所述的第二二输入与门的第一输入端和所述的第三二输入与门的第一输入端连接且其连接端为所述的3位表决器的输入端，所述的第二二输入与门的第二输入端和所述的第一二输入与非门的输出端连接，所述的第二二输入与门的输出端和所述的第一d触发器的输入端连接，所述的第三二输入与门的第二输入端和所述的第二二输入与非门的输出端连接，所述的第三二输入与门的输出端和所述的第二d触发器的输入端连接，所述的第一二输入与非门的第一输入端、所述的第一d触发器的输出端和所述的第四二输入与门的第一输入端连接，所述的第一二输入与非门的第二输入端、所述的第二二输入与非门的第二输入端和所述的第二d触发器的反相输出端连接，所述的第二二输入与非门的第一输入端和所述的第一d触发器的反相输出端连接，所述的第二d触发器的输出端和所述的第四二输入与门的第二输入端连接，所述的第四二输入与门的输出端为所述的3位表决器的输出端，所述的第一d触发器的时钟端和所述的第二d触发器的时钟端连接且其连接端为所述的3位表决器的时钟端。该电路中，3位表决器通过采集连续三位高电平后经第四二输入与门输出高电平，由此可以消除前级电路采集中的毛刺，避免供电电压噪声或其他不确定性噪声会对老化信号采集造成干扰，提高计数器采集量化值的准确性。

所述的8位计数器包括第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第三d触发器、第四d触发器、第五d触发器、第六d触发器、第七d触发器、第八d触发器、第九d触发器和第十d触发器；所述的第三d触发器、所述的第四d触发器、所述的第五d触发器、所述的第六d触发器、所述的第七d触发器、所述的第八d触发器、所述的第九d触发器和所述的第十d触发器分别具有时钟端、输入端、输出端和置位端，所述的第三d触发器的时钟端为所述的8位计数器的时钟端，所述的第三d触发器、所述的第四d触发器、所述的第五d触发器、所述的第六d触发器、所述的第七d触发器、所述的第八d触发器、所述的第九d触发器和所述的第十d触发器的置位端连接且其连接端为所述的8位计数器的置位端；所述的第三d触发器的时钟端为所述的8位计数器的输入端，所述的第三d触发器的输入端和所述的第五反相器的输出端连接，所述的第三d触发器的输出端、所述的第五反相器的输入端和所述的第四d触发器的时钟端连接且其连接端为所述的8位计数器的8位并行输出端的第1位；所述的第四d触发器的输入端和所述的第六反相器的输出端连接，所述的第四d触发器的输出端、所述的第六反相器的输入端和所述的第五d触发器的时钟端连接且其连接端为所述的8位计数器的8位并行输出端的第2位；所述的第五d触发器的输入端和所述的第七反相器的输出端连接，所述的第五d触发器的输出端、所述的第七反相器的输入端和所述的第六d触发器的时钟端连接且其连接端为所述的8位计数器的8位并行输出端的第3位；所述的第六d触发器的输入端和所述的第八反相器的输出端连接，所述的第六d触发器的输出端、所述的第八反相器的输入端和所述的第七d触发器的时钟端连接且其连接端为所述的8位计数器的8位并行输出端的第4位；所述的第七d触发器的输入端和所述的第九反相器的输出端连接，所述的第七d触发器的输出端、所述的第九反相器的输入端和所述的第八d触发器的时钟端连接且其连接端为所述的8位计数器的8位并行输出端的第5位；所述的第八d触发器的输入端和所述的第十反相器的输出端连接，所述的第八d触发器的输出端、所述的第十反相器的输入端和所述的第九d触发器的时钟端连接且其连接端为所述的8位计数器的8位并行输出端的第6位；所述的第九d触发器的输入端和所述的第十一反相器的输出端连接，所述的第九d触发器的输出端、所述的第十一反相器的输入端和所述的第十d触发器的时钟端连接且其连接端为所述的8位计数器的8位并行输出端的第7位；所述的第十d触发器的输入端和所述的第十二反相器的输出端连接，所述的第十二反相器的输入端和所述的第十d触发器的输出端连接且其连接端为所述的8位计数器的8位并行输出端的第8位。该电路中，第三d触发器～第十d触发器为带复位信号的边沿d触发器，可有效地对8位计数器进行清零，该8位计数器采用异步方式计数，可以有效降低d触发器的翻转频率，降低电路功耗。

所述的拍频器包括延迟链、第十三反相器、第十四反相器、第十五反相器和第一二输入或非门，所述的第一二输入或非门具有第一输入端、第二输入端和输出端，所述的延迟链的输入端和所述的第一二输入或非门的第一输入端连接且其连接端为所述的拍频器的输入端，所述的延迟链的输出端和所述的第一二输入或非门的第二输入端连接，所述的第一二输入或非门的输出端和所述的第十三反相器的输入端连接，所述的第十三反相器的输出端和所述的第十四反相器的输入端连接，所述的第十四反相器的输出端和所述的第十五反相器的输入端连接，所述的第十五反相器的输出端为所述的拍频器的输出端，所述的延迟链由36个反相器串联形成，其中第1个反相器的输入端为所述的延迟链的输入端，第36个反相器的输出端为所述的延迟链的输出端。该电路中，拍频器通过延迟链产生的延迟信号，与延迟链的输入端信号或非后产生一定脉宽的边沿检测信号，该拍频器为8位计数器提供复位清零信号，电路结构简单。

所述的锁存器包括8个结构相同的锁存器单元，每个所述的锁存器单元分别具有输入端、输出端和置位端，8个所述的锁存器单元的置位端连接且其连接端为所述的锁存器的置位端，第1个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第1位，第1个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第1位，第2个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第2位，第2个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第2位，第3个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第3位，第3个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第3位，第4个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第4位，第4个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第4位，第5个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第5位，第5个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第5位，第6个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第6位，第6个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第6位，第7个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第7位，第7个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第7位，第8个所述的锁存器单元的输入端为所述的锁存器的8位并行输入端的第8位，第8个所述的锁存器单元的输出端为所述的锁存器的8位并行输出端的第8位，每个所述的锁存器单元分别包括第五二输入与门、第六二输入与门、第十六反相器、第二二输入或非门和第三二输入或非门；所述的第五二输入与门、所述的第六二输入与门、所述的第二二输入或非门和所述的第三二输入或非门分别具体第一输入端、第二输入端和输出端，所述的第五二输入与门的第一输入端和所述的第十六反相器的输出端连接，所述的第五二输入与门的第二输入端和所述的第六二输入与门的第一输入端连接且其连接端为所述的锁存器单元的置位端，所述的第五二输入与门的输出端和所述的第二二输入或非门的第一输入端连接，所述的第六二输入与门的第二输入端和所述的第十六反相器的输入端连接且其连接端为所述的锁存器单元的输入端，所述的第二二输入或非门的第二输入端和所述的第三二输入或非门的输出端连接，所述的第二二输入或非门的输出端和所述的第三二输入或非门的第一输入端连接且其连接端为所述的锁存器单元的输出端，所述的第三二输入或非门的第二输入端和所述的第六二输入与门的输出端连接。该电路中，锁存器通过各锁存器单元将前级电路输出数据分别进行锁存，在锁存信号有效时，输入信号被稳定地保存，直到下一个锁存信号到来后输出，该结构解决了信号的同步问题，同时提高了电路的驱动能力。

所述的控制电路包括用于产生第一控制电压的第一直流电源、用于产生第二控制电压的第二直流电源和用于产生时钟信号的脉冲电源。该控制电路可以为整个系统提供激励电源，保证整个系统正常工作。

与现有技术相比，本发明的优点在于通过产生时钟信号和两路控制电压的控制电路、第一压控振荡器、第二压控振荡器、第一整形电路、第二整形电路、相位比较器、3位表决器、拍频器、8位计数器、锁存器、查找表阵列和数模转换器构成传感器，控制电路的第二电压输出端和第二压控振荡器的输入端连接，第一压控振荡器的输出端和第一整形电路的输入端连接，第二压控振荡器的输出端和第二整形电路的输入端连接，第一整形电路的输出端和相位比较器的第一输入端连接，第二整形电路的输出端和相位比较器的第二输入端连接，相位比较器的输出端和3位表决器的输入端连接，3位表决器的输出端和拍频器的输入端连接，拍频器的输出端分别与8位计数器的置位端和锁存器的置位端连接，8位计数器的8位并行输出端与锁存器的8位并行输入端连接，锁存器的8位并行输出端与查找表阵列的8位并行控制端连接，查找表阵列的8位并行输出端与模数转换器的8位并行输入端连接，老化测试时，控制电路的第一电压输出端输出的直流电压控制第一压控振荡器电路产生基准频率信号，控制电路的第二电压输出端输出的直流电压控制第二压控振荡器产生老化频率信号，第一整形电路对基准频率信号中存在的毛刺信号处理，第二整形电路对老化频率信号中存在的毛刺信号处理，然后再通过相位比较器进一步去除毛刺信号，保证老化检测信号的准确性，由此本发明在实现整体传感器功能的前提下，提高了老化检测分辨率，在tsmc65nmcmos工艺下，利用virtuoso工具进行仿真分析，本发明的传感器在芯片面积较小的基础上同时具有较高的分辨率，分辨率可达0.0018％，大大提高了对电路老化的感知能力，可广泛应用于对高精度设备的老化检测中。

附图说明

图1为本发明的结构原理框图；

图2为本发明的第一压控振荡器的电路图；

图3为本发明的vco单元的电路图；

图4为本发明的第一整形电路的电路图；

图5为本发明的相位比较器的电路图；

图6为本发明的3位表决器的电路图；

图7为本发明的8位计数器的电路图；

图8(a)为本发明的拍频器的电路图；

图8(b)为本发明的延迟链的电路图；

图9为本发明的锁存器的电路框图；

图10为本发明的锁存器单元的电路图；

图11为本发明的查找表的电路图；

图12为本发明的控制电路的电路图；

图13为第一压控振荡器或者第二压控振荡器的仿真图；

图14为本发明的老化检测结果仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种基于查找表的电路老化检测传感器，包括用于产生时钟信号和两路控制电压的控制电路、第一压控振荡器、第二压控振荡器、第一整形电路、第二整形电路、相位比较器、3位表决器、拍频器、8位计数器、锁存器、查找表阵列和数模转换器；控制电路具有时钟信号输出端、第一电压输出端和第二电压输出端，相位比较器具有时钟端、第一输入端、第二输入端和输出端，3位表决器具有时钟端、输入端和输出端，8位计数器具有输入端、置位端和8位并行输出端，锁存器具有置位端、8位并行输入端和8位并行输出端，查找表阵列具有8位并行控制端、16位并行输入端和8位并行输出端，数模转换器具有8位并行输入端和输出端，控制电路的时钟信号输出端分别与相位比较器的时钟端、3位表决器的时钟端和8位计数器的输入端连接，控制电路的第一电压输出端和第一压控振荡器的输入端连接，控制电路的第二电压输出端和第二压控振荡器的输入端连接，第一压控振荡器的输出端和第一整形电路的输入端连接，第二压控振荡器的输出端和第二整形电路的输入端连接，第一整形电路的输出端和相位比较器的第一输入端连接，第二整形电路的输出端和相位比较器的第二输入端连接，相位比较器的输出端和3位表决器的输入端连接，3位表决器的输出端和拍频器的输入端连接，拍频器的输出端分别与8位计数器的置位端和锁存器的置位端连接，8位计数器的8位并行输出端与锁存器的8位并行输入端连接，锁存器的8位并行输出端与查找表阵列的8位并行控制端连接，查找表阵列的8位并行输出端与模数转换器的8位并行输入端连接，控制电路的第一电压输出端输出第一控制电压vdd，控制电路的第一电压输出端输出第一控制电压vdc，控制电路的时钟信号输出端输出时钟信号clk，数模转换器的输出端为传感器的输出端，用于输出老化检测信号out，锁存器的8位并行输出端输出8为并行信号q0q1q2q3q4q5q6q7。

如图2和3所示，本实施例中，第一压控振荡器包括33个vco单元，每个vco单元分别具有第一输入端、第二输入端、第一输出端、第二输出端、电源端和接地端，33个vco单元的电源端均接入电源，33个vco单元的接地端均接地，第1个vco单元的第一输入端和第33个vco单元的第一输出端连接且其连接端为第一压控振荡器的输出端，第1个vco单元的第二输入端和第33个vco单元的第二输出端连接，第k个vco单元的第一输出端和第k+1个vco单元的第一输入端连接，第k个vco单元的第二输出端和第k+1个vco单元的第二输入端连接，k＝1，2，…，32；每个vco单元分别包括第一pmos管p1、第二pmos管p2、第一nmos管n1和第二nmos管n2，第一pmos管p1的源极和第二pmos管p2的源极连接且其连接端为vco单元的电源端，第一pmos管p1的栅极、第二pmos管p2的漏极和第二nmos管n2的漏极连接且其连接端为vco单元的第一输出端，第一pmos管p1的漏极、第二pmos管p2的栅极和第一nmos管n1的漏极连接且其连接端为vco单元的第二输出端，第一nmos管n1的栅极为vco单元的第一输入端，第二nmos管n2的栅极为vco单元的第二输入端，第一nmos管n1的源极和第二nmos管n2的源极连接且其连接端为vco单元的接地端；第二压控振荡器的电路结构与第一压控振荡器的电路结构相同。

如图4所示，本实施例中，第一整形电路包括第三pmos管p3、第四pmos管p4、第三nmos管n3、第四nmos管n4和第一反相器a1；第三pmos管p3的源极和第四pmos管p4的源极均接入电源，第三pmos管p3的栅极、第四pmos管p4的漏极和第四nmos管n4的漏极连接且其连接端为第一整形电路的输出端，第三pmos管p3的漏极、第四pmos管p4的栅极和第三nmos管n3的漏极连接，第三nmos管n3的栅极和第一反相器a1的输入端连接且其连接端为第一整形电路的输入端，第一反相器a1的输出端和第四nmos管n4的栅极连接，第三nmos管n3的源极和第四nmos管n4的源极均接地，第二整形电路的电路结构和第一整形电路的电路结构相同。

如图5所示，本实施例中，相位比较器包括第五pmos管p5、第六pmos管p6、第五nmos管n5、第六nmos管n6、第七nmos管n7、第二反相器a2、第三反相器a3、第四反相器a4和第一二输入与门b1；第一二输入与门b1具有第一输入端、第二输入端和输出端，第五pmos管p5的源极和第六pmos管p6的源极均接入电源，第五pmos管p5的栅极和第七nmos管n7的栅极连接且其连接端为相位比较器的时钟端，第五pmos管p5的漏极、第六nmos管n6的漏极、第六pmos管p6的栅极和第二反相器a2的输入端连接，第六pmos管p6的漏极、第二反相器a2的输出端、第五nmos管n5的漏极和第三反相器a3的输入端连接，第六nmos管n6的栅极和第一二输入与门b1的输出端连接，第六nmos管n6的源极和第七nmos管n7的漏极连接，第七nmos管n7的源极和第五nmos管n5的源极均接地，第五nmos管n5的栅极、第三反相器a3的输出端和第四反相器a4的输入端连接，第四反相器a4的输出端为相位比较器的输出端，第一二输入与门b1的第一输入端为相位比较器的第一输入端，第一二输入与门b1的第二输入端为相位比较器的第二输入端。

如图6所示，本实施例中，3位表决器包括第二二输入与门b2、第三二输入与门b3、第四二输入与门b4、第一二输入与非门c1、第二二输入与非门c2、第一d触发器dff1和第二d触发器dff2；第二二输入与门b2、第三二输入与门b3、第四二输入与门b4、第一二输入与非门c1和第二二输入与非门c2分别具有第一输入端、第二输入端和输出端，第一d触发器dff1和第二d触发器dff2分别具有输入端、输出端、反相输出端和时钟端，第二二输入与门b2的第一输入端和第三二输入与门b3的第一输入端连接且其连接端为3位表决器的输入端，第二二输入与门b2的第二输入端和第一二输入与非门c1的输出端连接，第二二输入与门b2的输出端和第一d触发器dff1的输入端连接，第三二输入与门b3的第二输入端和第二二输入与非门c2的输出端连接，第三二输入与门b3的输出端和第二d触发器dff2的输入端连接，第一二输入与非门c1的第一输入端、第一d触发器dff1的输出端和第四二输入与门b4的第一输入端连接，第一二输入与非门c1的第二输入端、第二二输入与非门c2的第二输入端和第二d触发器dff2的反相输出端连接，第二二输入与非门c2的第一输入端和第一d触发器dff1的反相输出端连接，第二d触发器dff2的输出端和第四二输入与门b4的第二输入端连接，第四二输入与门b4的输出端为3位表决器的输出端，第一d触发器dff1的时钟端和第二d触发器dff2的时钟端连接且其连接端为3位表决器的时钟端。

如图7所示，本实施例中，8位计数器包括第五反相器a5、第六反相器a6、第七反相器a7、第八反相器a8、第九反相器a9、第十反相器a10、第十一反相器a11、第十二反相器a12、第三d触发器dff3、第四d触发器dff4、第五d触发器dff5、第六d触发器dff6、第七d触发器dff7、第八d触发器dff8、第九d触发器dff9和第十d触发器dff10；第三d触发器dff3、第四d触发器dff4、第五d触发器dff5、第六d触发器dff6、第七d触发器dff7、第八d触发器dff8、第九d触发器dff9和第十d触发器dff10分别具有时钟端、输入端、输出端和置位端，第三d触发器dff3的时钟端为8位计数器的时钟端，第三d触发器dff3、第四d触发器dff4、第五d触发器dff5、第六d触发器dff6、第七d触发器dff7、第八d触发器dff8、第九d触发器dff9和第十d触发器dff10的置位端连接且其连接端为8位计数器的置位端；第三d触发器dff3的时钟端为8位计数器的输入端，第三d触发器dff3的输入端和第五反相器a5的输出端连接，第三d触发器dff3的输出端、第五反相器a5的输入端和第四d触发器dff4的时钟端连接且其连接端为8位计数器的8位并行输出端的第1位；第四d触发器dff4的输入端和第六反相器a6的输出端连接，第四d触发器dff4的输出端、第六反相器a6的输入端和第五d触发器dff5的时钟端连接且其连接端为8位计数器的8位并行输出端的第2位；第五d触发器dff5的输入端和第七反相器a7的输出端连接，第五d触发器dff5的输出端、第七反相器a7的输入端和第六d触发器dff6的时钟端连接且其连接端为8位计数器的8位并行输出端的第3位；第六d触发器dff6的输入端和第八反相器a8的输出端连接，第六d触发器dff6的输出端、第八反相器a8的输入端和第七d触发器dff7的时钟端连接且其连接端为8位计数器的8位并行输出端的第4位；第七d触发器dff7的输入端和第九反相器a9的输出端连接，第七d触发器dff7的输出端、第九反相器a9的输入端和第八d触发器dff8的时钟端连接且其连接端为8位计数器的8位并行输出端的第5位；第八d触发器dff8的输入端和第十反相器a10的输出端连接，第八d触发器dff8的输出端、第十反相器a10的输入端和第九d触发器dff9的时钟端连接且其连接端为8位计数器的8位并行输出端的第6位；第九d触发器dff9的输入端和第十一反相器a11的输出端连接，第九d触发器dff9的输出端、第十一反相器a11的输入端和第十d触发器dff10的时钟端连接且其连接端为8位计数器的8位并行输出端的第7位；第十d触发器dff10的输入端和第十二反相器a12的输出端连接，第十二反相器a12的输入端和第十d触发器dff10的输出端连接且其连接端为8位计数器的8位并行输出端的第8位。

如图8(a)和图8(b)所示，本实施例中，拍频器包括延迟链、第十三反相器a13、第十四反相器a14、第十五反相器a15和第一二输入或非门nr1，第一二输入或非门nr1具有第一输入端、第二输入端和输出端，延迟链的输入端和第一二输入或非门nr1的第一输入端连接且其连接端为拍频器的输入端，延迟链的输出端和第一二输入或非门nr1的第二输入端连接，第一二输入或非门nr1的输出端和第十三反相器a13的输入端连接，第十三反相器a13的输出端和第十四反相器a14的输入端连接，第十四反相器a14的输出端和第十五反相器a15的输入端连接，第十五反相器a15的输出端为拍频器的输出端，延迟链由36个反相器串联形成，其中第1个反相器的输入端为延迟链的输入端，第36个反相器的输出端为延迟链的输出端。

如图9和图10所示，本实施例中，锁存器包括8个结构相同的锁存器单元，每个锁存器单元分别具有输入端、输出端和置位端，8个锁存器单元的置位端连接且其连接端为锁存器的置位端，第1个锁存器单元sr1的输入端为锁存器的8位并行输入端的第1位，第1个锁存器单元sr1的输出端为锁存器的8位并行输出端的第1位，第2个锁存器单元sr2的输入端为锁存器的8位并行输入端的第2位，第2个锁存器单元sr2的输出端为锁存器的8位并行输出端的第2位，第3个锁存器单元sr3的输入端为锁存器的8位并行输入端的第3位，第3个锁存器单元sr3的输出端为锁存器的8位并行输出端的第3位，第4个锁存器单元sr4的输入端为锁存器的8位并行输入端的第4位，第4个锁存器单元sr4的输出端为锁存器的8位并行输出端的第4位，第5个锁存器单元sr5的输入端为锁存器的8位并行输入端的第5位，第5个锁存器单元sr5的输出端为锁存器的8位并行输出端的第5位，第6个锁存器单元sr6的输入端为锁存器的8位并行输入端的第6位，第6个锁存器单元sr6的输出端为锁存器的8位并行输出端的第6位，第7个锁存器单元sr7的输入端为锁存器的8位并行输入端的第7位，第7个锁存器单元sr7的输出端为锁存器的8位并行输出端的第7位，第8个锁存器单元sr8的输入端为锁存器的8位并行输入端的第8位，第8个锁存器单元sr8的输出端为锁存器的8位并行输出端的第8位，每个锁存器单元分别包括第五二输入与门b5、第六二输入与门b6、第十六反相器a16、第二二输入或非门nr2和第三二输入或非门nr3；第五二输入与门b5、第六二输入与门b6、第二二输入或非门nr2和第三二输入或非门nr3分别具体第一输入端、第二输入端和输出端，第五二输入与门b5的第一输入端和第十六反相器a16的输出端连接，第五二输入与门b5的第二输入端和第六二输入与门b6的第一输入端连接且其连接端为锁存器单元的置位端，第五二输入与门b5的输出端和第二二输入或非门nr2的第一输入端连接，第六二输入与门b6的第二输入端和第十六反相器a16的输入端连接且其连接端为锁存器单元的输入端，第二二输入或非门nr2的第二输入端和第三二输入或非门nr3的输出端连接，第二二输入或非门nr2的输出端和第三二输入或非门nr3的第一输入端连接且其连接端为锁存器单元的输出端，第三二输入或非门nr3的第二输入端和第六二输入与门b6的输出端连接。

如图11所示，本实施例中，查找表阵列包括8个二输入选择器，每个二输入选择器分别具有第一输入端、第二输入端、控制端和输出端，第1个二输入选择器mux1的控制端为查找表阵列的8位并行控制端的第1位，第1个二输入选择器mux1的输出端为查找表阵列的8位并行输出端的第1位，第1个二输入选择器mux1的第一输入端为查找表阵列的16位并行输入端的第1位，第1个二输入选择器mux1的第二输入端为查找表阵列的16位并行输入端的第2位，第2个二输入选择器mux2的控制端为查找表阵列的8位并行控制端的第2位，第2个二输入选择器mux2的输出端为查找表阵列的8位并行输出端的第2位，第2个二输入选择器mux2的第一输入端为查找表阵列的16位并行输入端的第3位，第2个二输入选择器mux2的第二输入端为查找表阵列的16位并行输入端的第4位，第3个二输入选择器mux3的控制端为查找表阵列的8位并行控制端的第3位，第3个二输入选择器mux3的输出端为查找表阵列的8位并行输出端的第3位，第3个二输入选择器mux3的第一输入端为查找表阵列的16位并行输入端的第5位，第3个二输入选择器mux3的第二输入端为查找表阵列的16位并行输入端的第6位，第4个二输入选择器mux4的控制端为查找表阵列的8位并行控制端的第4位，第4个二输入选择器mux4的输出端为查找表阵列的8位并行输出端的第4位，第4个二输入选择器mux4的第一输入端为查找表阵列的16位并行输入端的第7位，第4个二输入选择器mux4的第二输入端为查找表阵列的16位并行输入端的第8位，第5个二输入选择器mux5的控制端为查找表阵列的8位并行控制端的第5位，第5个二输入选择器mux5的输出端为查找表阵列的8位并行输出端的第5位，第5个二输入选择器mux5的第一输入端为查找表阵列的16位并行输入端的第9位，第5个二输入选择器mux5的第二输入端为查找表阵列的16位并行输入端的第10位，第6个二输入选择器mux6的控制端为查找表阵列的8位并行控制端的第6位，第6个二输入选择器mux6的输出端为查找表阵列的8位并行输出端的第6位，第6个二输入选择器mux6的第一输入端为查找表阵列的16位并行输入端的第11位，第6个二输入选择器mux6的第二输入端为查找表阵列的16位并行输入端的第12位，第7个二输入选择器mux7的控制端为查找表阵列的8位并行控制端的第7位，第7个二输入选择器mux7的输出端为查找表阵列的8位并行输出端的第7位，第7个二输入选择器mux7的第一输入端为查找表阵列的16位并行输入端的第13位，第7个二输入选择器mux7的第二输入端为查找表阵列的16位并行输入端的第14位，第8个二输入选择器mux8的控制端为查找表阵列的8位并行控制端的第8位，第8个二输入选择器mux8的输出端为查找表阵列的8位并行输出端的第8位，第8个二输入选择器mux8的第一输入端为查找表阵列的16位并行输入端的第15位，第8个二输入选择器mux8的第二输入端为查找表阵列的16位并行输入端的第16位。

如图12所示，本实施例中，控制电路包括用于产生第一控制电压的第一直流电源、用于产生第二控制电压的第二直流电源和用于产生时钟信号的脉冲电源。

在tsmc65nm工艺下，利用cadancespectre仿真工具，对老化传感器进行仿真测试，验证其老化检测的功能。其中相位比较器、第一压控振荡器、第二压控振荡器、第一整形电路和第二整形电路采用全定制设计，版图面积38.03μm×20.34μm。第一压控振荡器或者第二压控振荡器的仿真图如图13所示，分析图13可知，第一压控振荡器的理论结果与仿真计算结果对比，在10％频率降级范围内，两者最大相对误差δ为9％，第一压控振荡器具有明显的有效性。在第一控制电压vdd为1.2v，第二控制电压vdc为1.155v时，本发明的老化检测结果仿真波形如图14所示，分析图14可知，频差信号对应量化值为19，经查表后输出电压为43mv，因此为了缓解nbti效应造成的电路老化延迟，控制电压vdc需调节43mv。纠正后vdc为1.198v，可知纠正后老化频率fstr为512m，与基准频率之间误差为0.39％。由此可见本发明的电路老化检测传感器具有正确的逻辑，能够实现输出老化纠正电压值、减缓电路老化的功能。

灵敏度是衡量传感器性能好坏的重要指标，包括响应速度和恢复速度。响应时间是指当电路输入到输出响应所经历的时间；恢复时间是指电路恢复正常所需时间。老化传感器响应速度≤0.932ns，恢复速度≤1.000ns。具有较快的响应速度。本发明的参数性能如表1所示。

表1传感器参数

将本发明和不同文献技术比较，如表2所示。在老化频率降级1％的情况下，给出了经相位比较电路后频差的放大倍数，相比文献2和文献3(wangx,keanej,kimth,etal.siliconodometers:compactinsituagingsensorsforrobustsystemdesign[j].ieeemicro,2014,34(6):74-85..)放大倍数提高40％，频率降级感应分辨率分别提高82％和91％。因此本发明的传感器在感知频率降级分辨率方面具有更大的优势。

表2本发明与相关文献比较