逻辑扫描老化测试系统的制作方法

本发明涉及集成电路设计技术领域，尤其涉及一种逻辑扫描老化测试系统。

背景技术：

随着工艺尺寸的急剧缩小，数字电路性能带来大幅度提高的同时，也给数字电路的可靠性带来了更多新的挑战。目前，老化是影响数字电路可靠性的主要问题之一。老化会导致晶体管阈值电压的升高，逻辑门单元翻转速度减慢，电路时延增大，导致时序违例的发生，最终引起电路失效。对芯片进行老化测试可以剔除容易发生“早期失效”的元器件，使批量元器件缩短失效期，提前进入稳定的工作期，从而提高芯片的可靠性。

现有的逻辑扫描老化测试一般是激励矢量老化测试，激励矢量老化测试主要基于固定性故障测试，使用现有的自动测试向量生成(automatictestpatterngeneration，atpg)算法设计老化测试时所需要的测试向量。它通过给芯片各管脚输入atpg生成的测试向量，控制芯片内部的寄存器和组合逻辑一起翻转，和芯片固定故障测试十分相似。

芯片逻辑扫描老化测试中，广泛采用的atpg测试矢量产生方法，可以较好的压缩备选测试向量集合，优选产生漏电功耗大的激励矢量。

在芯片进行老化时，老化测试机和芯片的电接触管脚包括电源、地、时钟和其他信号输入输出管脚。基于atpg测试矢量产生方法，在老化测试的时候，需要使用与固定故障扫描测试(stuck-at-faultscantest)一样的管脚，除了电源、地外，还包括jtag(jointtestactiongroup，联合测试工作组)管脚、扫描输入、扫描输出、扫描使能等信号管脚，数量很多。当需要进行老化测试的芯片数量也很多的时候，对老化测试机系统、信号分配板等的花费就会很大，这样会导致成本大大增加。同时，在测试过程中，随着探针与芯片管脚的不断接触，两者之间的接触电阻会不断增大，从而严重影响测试结果。

技术实现要素：

本发明提供的逻辑扫描老化测试系统，能够降低芯片逻辑扫描老化测试的成本。

第一方面，本发明提供一种逻辑扫描老化测试系统，包括测试访问端口、多个控制器以及与每个控制器对应的模块内部老化测试相关控制电路，其中，

所述测试访问端口为状态控制器，与每个控制器连接，用于控制捕获、移位或更新状态的跳转；

所述控制器，与所对应的模块内部老化测试相关控制电路连接，用于产生老化测试需要的控制信号并发送给所述模块内部老化测试相关控制电路，并将所述模块内部老化测试相关控制电路生成的老化测试的结果发送给所述测试访问端口；

所述模块内部老化测试相关控制电路，用于根据所述控制器产生的老化测试需要的控制信号，对待测电路进行老化测试，生成老化测试的结果。

可选地，所述测试访问端口包括5个jtag测试管脚，其中，四个输入管脚：测试数据输入、测试时钟、测试模式选择和测试复位；以及一个输出管脚：测试数据输出。

可选地，所述测试访问端口还输出包括clockdr、updatedr、shiftdr、clockir、updateir、shiftir、select和enable信号，用于对后续子网络进行配置和控制。

可选地，模块内部老化测试相关控制电路包括测试数据寄存器、老化信号相关的多路选择器、线性反馈移位寄存器、待测电路以及多输入信号特征寄存器，其中，

所述测试数据寄存器，用于产生控制系统进入老化测试模式的信号、老化测试时的扫描使能信号以及扫描通道在老化测试时的值；

所述多路选择器，用于对老化测试相关信号进行切换；

所述线性反馈移位寄存器，用于生成老化随机测试向量，作为待测电路扫描链的输入；

所述待测电路在扫描老化测试时，所有的寄存器在扫描链上；

所述多输入信号特征寄存器，用于将待测电路扫描链的输出进行向量压缩。

可选地，所述多路选择器有三个，当进入老化测试模式时，第一多路选择器用于将数据通道值切换为所述测试数据寄存器输出的扫描通道老化值，第二多路选择器用于将扫描使能信号切换为所述测试数据寄存器产生的扫描使能信号，第三多路选择器用于将时钟切换为老化测试时钟。

可选地，在所述第二多路选择器切换得到的扫描使能信号以及由所述第三多路选择器切换得到的老化测试时钟的作用下，以所述线性反馈移位寄存器生成的老化随机测试向量作为待测电路扫描链的输入，进行老化测试，得到待测电路扫描链的输出。

可选地，所述控制器，用于将接收到的各模块的多输入信号特征寄存器的值通过所述测试访问端口的测试数据输出管脚串行发送给所述测试访问端口。

可选地，所述测试访问端口，用于从测试数据输出管脚检测传输的数据是否正常，若正常，则芯片正常老化，否则芯片失效。

可选地，所述测试访问端口为基于ieee1149.1协议的标准测试访问端口。

可选地，所述控制器为基于ieee1500或ieee1687的控制节点。

本发明实施例提供的逻辑扫描老化测试系统，主要基于芯片已有的可测性设计的网络架构，如ieee1149.1/ieee1500等，采用线性反馈移位寄存器进行老化随机测试向量的生成，老化测试过程类似于固定故障扫描测试，最后多输入信号特征寄存器的值通过ieee1149/ieee1500/ieee1687的网络从tdo端口串行移出。与现有技术相比，本发明充分利用芯片可测性设计的网络架构，没有额外增加太多的面积；在老化测试时，除了电源、地、测试时钟外，只需要jtag相关的几个管脚；使用lfsr生成老化随机测试向量，不需要从外部管脚输入测试向量。与现有技术相比，本发明可以大大降低逻辑扫描老化测试需要的老化测试系统和信号分配板的花费，大大降低了逻辑扫描老化测试的成本。

附图说明

图1为本发明实施例提供的逻辑扫描老化测试系统的结构示意图；

图2为本发明实施例提供的模块内部老化测试相关控制电路的结构示意图；

图3为本发明实施例提供的逻辑扫描老化测试系统的工作流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种逻辑扫描老化测试系统，如图1所示，所述系统主要包括tap(testaccessport，测试访问端口)、controller(控制器)、各模块内部老化测试相关控制电路。

tap是基于ieee1149.1协议的标准测试访问端口，是一个状态控制器，用于控制捕获、移位、更新等状态的跳转。

tap主要包括5个jtag测试管脚，其中，四个输入管脚：测试数据输入(tdi)、测试时钟(tck)、测试模式选择(tms)、测试复位(trstn)；以及一个输出管脚：测试数据输出(tdo)。tap还可以输出包括clockdr、updatedr、shiftdr、clockir、updateir、shiftir、select、enable等信号，用来对后续子网络进行配置和控制。

通过tap可以给整个系统网络进行配置，同时老化测试的misr((multiinputsignatureregister，多输入信号特征寄存器)值可以通过tdo从芯片管脚输出进行观测。

controller是可测性设计网络结构的各个节点控制器。它可以是基于ieee1500/ieee1687的控制节点。controller用于产生老化测试需要的控制信号，同时还可以把老化测试的结果从模块内部移出给顶层tap。

模块内部老化测试相关控制电路如图2所示，它主要包括测试数据寄存器(tdr，testdataregister)、老化信号相关的多路选择器(mux)、线性反馈移位寄存器(linearfeedbackshiftingregister，lfsr)、待测电路(designundertest，dut)以及多输入信号特征寄存器(misr)。

其中测试数据寄存器(tdr)用来产生控制系统进入老化测试模式的信号(burn_in_mode)，老化测试时的扫描使能信号(se_burn_in)，扫描通道在老化测试时的值(channel_in_burn_in)。

多路选择器(mux)用来对老化测试相关信号进行切换。当进入老化测试模式时(burn_in_mode有效)，mux1用来使数据通道值(channel_value)切换为tdr输出的扫描通道老化值channel_in_burn，mux2用来使扫描使能信号切换为tdr产生的扫描使能信号(se_burn_in)，mux3用来使时钟切换为老化测试时钟(clk_burn_in)。

线性反馈移位寄存器(lfsr)用来生成老化随机测试向量，作为待测电路扫描链的输入(scan_in)。

待测电路(dut)在扫描老化测试时，所有的寄存器在扫描链上，工作状态和固定故障扫描测试类似。在mux2切换得到的扫描使能信号(se_burn_in)以及由mux3切换得到的老化测试时钟(clk_burn_in)的作用下，以所述线性反馈移位寄存器生成的老化随机测试向量作为待测电路扫描链的输入(scan_in)，进行老化测试，得到待测电路扫描链的输出(scan_out)。

多输入信号特征寄存器把待测电路扫描链的输出(scan_out)进行向量压缩。

所述控制器，还用于将接收到的各模块的多输入信号特征寄存器的值通过所述测试访问端口的测试数据输出管脚(tdo)串行发送给所述测试访问端口。

如图3所示，本发明实施例提供的逻辑扫描老化测试系统的工作流程包括如下步骤：

s301、检测测试板是否完全复位，当测试板完全复位时，执行下述步骤。

s302、老化参数传递。

s303、给芯片测试管脚传递向量，进入逻辑扫描老化测试模式。

s304、使能扫描测试信号。

s305、初始化lfsr和misr。

s306、扫描链开始进行老化测试。

s307、待测电路扫描链的输出传给misr。

s308、各模块misr的值传递给控制器。

s309、misr的值从顶层测试访问端口的测试数据输出管脚串行输出。

s310、从tdo管脚检测传出的数据是否正常，若正常，则转至步骤s311，否则转至步骤s312。

s311、芯片正常老化。

s312、芯片失效。

本发明实施例提供的逻辑扫描老化测试系统，主要基于芯片已有的可测性设计的网络架构，如ieee1149.1/ieee1500等，采用线性反馈移位寄存器进行老化随机测试向量的生成，老化测试过程类似于固定故障扫描测试，最后多输入信号特征寄存器的值通过ieee1149/ieee1500/ieee1687的网络从tdo端口串行移出。与现有技术相比，本发明充分利用芯片可测性设计的网络架构，没有额外增加太多的面积；在老化测试时，除了电源、地、测试时钟外，只需要jtag相关的几个管脚；使用lfsr生成老化随机测试向量，不需要从外部管脚输入测试向量。与现有技术相比，本发明可以大大降低逻辑扫描老化测试需要的老化测试系统和信号分配板的花费，大大降低了逻辑扫描老化测试的成本。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。