一种PET成像电子学的制作方法

本实用新型涉及一种基于Petiroc2a ASIC芯片的32通道PET成像电子学硬件设计方案，属于核医学成像技术领域。

背景技术：

PET在核医学领域是重要的断层成像设备，其凭借在肿瘤早期诊断方面的突出优势正逐步成为相关医疗领域无法代替的检测手段。PET设备主要由探测器子系统、成像电子学、图像处理子系统三部分组成，如图1所示。

PET设备的成像电子学往往需要处理来自探测器的数百路模拟信号，而传统的成像电子学只能采用分立的芯片来处理这些模拟信号，且每路模拟信号需要分成两路处理，一路需要经过慢放大电路、滤波成形电路、模数变换电路后再进入FPGA处理获得信号的电荷信息，另一路需要经过快放大电路、定时电路后再进入FPGA处理获得信号的时间信息。这样的处理方式导致成像电子学硬件设计非常复杂、体积庞大以及功耗过高，其传统的设计流程如图2所示。

技术实现要素：

针对现有技术中存在的技术问题，本实用新型的目的在于提供一种PET成像电子学，本实用新型为基于Petiroc2a ASIC芯片的32通道PET成像电子学硬件设计方案。

本实用新型的技术方案为：

一种PET成像电子学，其特征在于，包括第一连接器、第二连接器、模拟ASIC芯片和FPGA；其中，第一连接器、第二连接器分别用于接入PET成像系统的前端探测器多路模拟信号；所述第一连接器、所述第二连接器的输出端分别与所述模拟ASIC芯片连接；所述模拟ASIC芯片与所述FPGA连接；所述模拟ASIC芯片用于对输入的多路模拟信号进行处理，并将获得的多路输入信号的电荷信息和时间信息发送给所述FPGA。

进一步的，所述模拟ASIC芯片为Petiroc2a芯片。

进一步的，所述第一连接器、所述第二连接器均为LSHM-DV系列高密度信号连接器。

进一步的，所述第一连接器、所述第二连接器分别用于接入PET成像系统的前端探测器16路模拟信号。

进一步的，还包括一与所述模拟ASIC芯片连接的第一信号测试区、一与所述模拟ASIC芯片连接的第二信号测试区，所述第一信号测试区、第二信号测试区分别用于测试并监测所述模拟ASIC芯片的内部设定信号的状态。

进一步的，还包括一与所述模拟ASIC芯片连接的低压差线性稳压器，用于为所述模拟ASIC芯片供电。

进一步的，还包括一与所述FPGA连接的测试LED灯显示区，用于监测所述FPGA的内部设定关键信号的状态。

进一步的，还包括一与所述FPGA连接的测试信号接口，用于测试所述FPGA的内部设定关键信号。

进一步的，还包括一与所述FPGA连接的数据存储模块，用于存储FPGA逻辑代码；还包括一与所述FPGA连接的网络模块，用于所述FPGA与PET成像系统的图像处理子系统数据传输；还包括一与所述FPGA连接的时钟模块，用于提供FPGA工作时钟。

本方案采用了业界最新的模拟ASIC芯片—Petiroc2a(https://www.weeroc.com/en/products/petiroc-2a)、xilinx公司的virtex5系列FPGA(http://www.xilinx.com/support/documentation-navigation/silicon-devices/mature-products/virtex-5.html)以及Samtec公司的LSHM-DV(https://www.samtec.com/products/lshm-140-2.5-f-dv-a-s-k-tr)系列高密度信号连接器，提出了一种新的PET成像电子学解决方案，该硬件设计方案集成度高、功耗低，可以极大的精简传统的成像电子学硬件设计方案，如图3所示。其中第一连接器和第二连接器均为Samtec公司的LSHM-DV系列高密度信号连接器，作为32路探测器信号的输入接口；Petiroc2a芯片处理前端探测器输出的32路模拟信号，在其内部直接完成32路输入信号的电荷、时间的测量工作，并将测量结果(即数字化的电荷量信息和数字化的时间信息)输出至FPGA；FPGA进一步处理32路电荷信号和32路时间信号并将数据传输到图像处理子系统。其结构框图如图3所示。

本实用新型方案的硬件结构框图如图4所示：第一信号测试区，用于测试并监测Petiroc2a芯片内部信号状态，包括ASIC内部的慢放大电路的的输入、输出信号状态，滤波成形电路电路的输入输出信号状态，快放大电路的输入、输出状态和定时电路的输入、输出状态(根据不同的状态，使用者需要调试外部探测器输入的模拟信号以及FPGA逻辑设计，以达到使用者需要的内部信号工作状态)；测试LED灯显示区，用于监测FPGA内部关键信号状态，为以后基于该硬件系统的FPGA逻辑开发预留的监测显示接口，比如某一个LED在工作时闪烁，就表示该硬件系统的系统时钟工作正常，某一个LED点亮或者熄灭，就可以反应FPGA内部逻辑信号的电平高低状态，从而直观的看到该硬件系统是否按逻辑设计的状态在运行，信号的状态监测是根据逻辑设计者的需要，随时切换成想要监测的内部信号点，最终目的就是为了能直观看到该硬件系统的运行状态；测试信号接口，用于测试FPGA内部关键信号，软件逻辑设计者可以自行去设置需要测试的关键信号；数据存储模块，用于存储FPGA逻辑代码；网络模块，用于FPGA与后端的数据传输，即通过网络模块将FPGA处理后的数据发送给PET成像系统的图像处理子系统；开关电源模块，用于该硬件系统的开关电源供电；第二信号测试区，用于测试并监测Petiroc2a芯片内部信号状态；第一连接器，用于连接前端探测器16路模拟信号；第二连接器，用于连接前端探测器16路模拟信号；Petiroc2a芯片，用于处理32路模拟信号，获得32路输入信号的电荷和时间信息；FPGA，用于控制Petiroc2a芯片的工作状态并进一步处理电荷和时间信息；LDO(Low Dropout Regulator，低压差线性稳压器)，用于Petiroc2a芯片的高精度供电；时钟模块，用于提供FPGA工作时钟。

与现有技术相比，本实用新型的积极效果为：

本实用新型提供的32通道PET成像电子学硬件设计方案经过设计、制造后，其结构简单、使用方便、集成度高、功耗低，完全满足PET成像电子学的硬件设计要求。

附图说明

图1为PET成像系统框图；

图2为传统电子学方案结构图；

图3为本技术方案结构简图；

图4为实用新型方案的硬件结构框图。

具体实施方式

为了更好的理解本实用新型的技术方案，下面结合附图及具体实施例对本实用新型做进一步的详细描述。

本实用新型提供的32通道PET成像电子学硬件设计方案经过设计、制造后，其结构简单、使用方便、集成度高、功耗低，完全满足PET成像电子学的硬件设计要求。其中，第一、二信号测试区为Petiroc2a信号输出的相关测试点；第一、二连接器均为LSHM-DV系列高密度连接器，每个连接器输入16路模拟信号；Petiroc2a ASIC芯片处理32路模拟信号并输出32路电荷信息和32路时间信息；FPGA芯片，用于硬件系统的数字逻辑处理；网络模块，负责输出经过FPGA逻辑运算过后的电荷信息、时间信息。LED灯显示，监测FPGA工作状态；测试信号接口用于测试FPGA内部逻辑信号；FPGA逻辑代码存储器，用于控制Petiroc2a芯片的工作状态并进一步处理电荷和时间信息；硬件系统时钟晶振，用于为FPGA提供时钟信号；高精度LDO电源，为Petiroc2a提供稳定的工作电源；开关电源模块的输出连接着LDO、时钟模块、网络模块、数据存储模块、FPGA，开关电源模块外部输入电压5V，板上采用2片开关电源芯片LTM4644(http://www.analog.com/cn/products/power-management/switching-regulators/step-down-buck-regulators/multi ple-output-buck/ltm4644.html#product-overview)级联产生4路电压3.3V、2.5V、1.8V以及1.0V供给硬件系统使用。

综上所述，以上仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。