一种数字射频存储器的制作方法

本实用新型涉及一种数字信号处理技术领域，尤其涉及一种数字射频存储器。

背景技术：

数字射频存储器作为雷达设备的关键组成部件，采用了高速信号采集及数据实时存储等关键技术，尤其是对微波射频信号具有很强的处理能力，同时可根据任务需要对采样数据进行后续处理分析、完成原始信号重构。系统广泛应用于雷达干扰与电子对抗等领域中。

目前在国内雷达电子信息设备的国产化需求下，不仅是旧式雷达电子对抗设备的升级改造，还是新电子对抗产品的研发，均离不开数字射频存储器(drfm)系统。一般的数字射频存储器都包括有功分器和分频器从而导致整个产品的架构比较臃肿复杂，如何得到一种新型的数字射频存储器是现阶段需要解决的问题。

技术实现要素：

本实用新型的目的在于克服现有技术的不足，提供一种数字射频存储器，解决了现有设备存在的缺陷。

本实用新型的目的是通过以下技术方案来实现的：一种数字射频存储器，包括adc转换器、dac转换器和fpga；还包括时钟分配器和cpld；时钟分配器与adc转换器、dac转换器和fpga连接为其提供工作时钟信号；cpld通过通讯接口与时钟分配器连接实现控制命令和数据的传输。

所述时钟分配器包括gm4526型时钟分配器，所述cpld的1.2ghz时钟信号输入到时钟分配器的第13和14引脚；时钟分配器通过第35和36引脚输出一个300mhz的时钟信号到所述fpga提供工作时钟，通过第28和29引脚输出一个1.2ghz时钟信号到所述dac转换器提供采样时钟，通过第55和56引脚输出一个1.2ghz时钟信号到所述adc转换器提供采样时钟。

所述cpld包括通过gck引脚连接一晶振电路，为cpld提供工作时钟；通过gsr引脚连接上一电复位电路；通过io口与所述dac转换器、adc转换器、fpga和时钟分配器控制连接。

所述adc转换器包括sad08d1500型数模转换器，通过vin±引脚接入外部输入信号；通过di±0引脚到di7±引脚输出数据到fpga，并通过dclk±为fpga提供数据同步时钟，通过clk±接入采样时钟。

所述dac转换器包括sda9736型数模转换器，通过db±0引脚db±13引脚到接收fpga的数据，通过dclk±引脚接入所述时钟分配器输出的采样时钟，通过dataclk_out±引脚将数据同步时钟输出到fpga，由fpga通过dataclk_in±引脚将数据同步时钟输入。并通过iouta1到iouta4引脚和ioutb1到ioutb4引脚将基带信号输出。

所述数字射频存储器还包括外部jtag配置接口，所述外部jtag配置接口与所述cpld和fpga连接。

所述数字射频存储器还包括i/o电平转换器，fpga的输出端与i/o电平转换器连接；所述i/o电平转换器的输出端与j30j-25接口连接。

所述adc转换器的输出端通过数据传输线与fpga的输入端连接；所述fpga的输出端通过数据传输线与dac转换器的输入端连接。

所述时钟分配器输出一路300mhz的时钟信号到所述fpga，输出两路1.2ghz的时钟信号到所述adc转换器和所述dac转换器。

所述cpld通过通讯接口与所述adc转换器和dac转换器连接，所述时钟分配器还输出一路复位信号到所述fpga用于fpga的复位控制。

本实用新型的有益效果是：一种数字射频存储器具有以下优点：

(1)保留截获雷达信号的相位信息，使重构信号与原始信号相关；

(2)与模拟储频相比，一旦截获的雷达信号被量化存储，就可以存储无限长的时间，而且不容易被噪声污染；

(3)如果有合适的高速双端口存储器支持，几个被截获量化存储的雷达信号可以用不同的延迟量被同时重构；

(4)用于产生假目标而引入的延迟量，最小可以用一个采样周期为步进量进行调整；

(5)drfm具有与计算机兼容的能力，可以应用于需要快速响应的现代电子战系统，功能还可以进一步扩展；

(6)使用全国产自主研发的模式，不再受制于国外器材的约束，且具有灵活性、低成本和小型化的特点。

(7)采样时钟分配管理器代替传统的功分器和分频器减轻了原有产品的臃肿架构。

附图说明

图1为本实用新型的原理框图；

图2为本实用新型中直接中频采样幅度量化结构图；

图3为时钟分配器的电路图；

图4为cpld的电路图；

图5为adc转换器的电路图；

图6为dac转换器的电路图；

图7为i/o电平转换器的电路图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实用新型的描述中，需要说明的是，术语“上”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该实用新型产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

下面结合附图进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。

如图1所示，一种数字射频存储器，包括adc转换器、dac转换器和fpga；还包括时钟分配器和cpld；时钟分配器与adc转换器、dac转换器和fpga连接为其提供工作时钟信号；cpld通过通讯接口与时钟分配器连接实现控制命令和数据的传输。

进一步地，cpld(复杂可编程逻辑器件)主要实现对数字射频存储器内部的adc转换器(模数转换器)、dac转换器(数模转换器)和时钟分配器的配置。

进一步地，adc转换器和dac转换器的采样速率为1.2ghz，其中adc转换器的数据通道为两路数据的ddr采样方式，数据时钟信号为300mhz；dac转换器的数据通道为一路数据的ddr采样方式，数据时钟为600mhz。

进一步地，fpga为virtex-5系列。该系列fpga内部存在输入串行数据转并行数据逻辑资源(iserdes)和输出串行数据转并行数据逻辑资源(oserdes)。该逻辑资源用于高速的源同步数据信号的应用，使用现有的逻辑资源避免了在使用高速的串行数据转并行数据时额外的复杂的逻辑设计的缺点。iserdes在ddr模式中，可以选择4倍、6倍、8倍数据速率转换，本实用新型中选用了4倍数据速率转换，那么adc的600mhz的ddr数据，在fpga内部通过iserdes之后，数据速率被降低到了150mhz。然后使用这个时钟频率将数据缓存到fifo(先进先出存储器)中。oserdes与iserdes的配置一致，故在dac的数据接口中，fpga内部数据时钟为1200mhz的1/4即300mhz。数据通过fifo使用300mhz的时钟将其读出送到dac中。fpga包括fpga配置io口、与adc的数据接口、dac的数据接口、外部io、供电接口。

进一步地，还包括一用于存储数据的寄存器。

进一步地，如图2所示，幅度量化是指利用adc对输入信号幅度进行采样、量化、编码处理，得到数字信号。重构时，数字信号经dac后输出模拟信号。幅度量化的采样频率和量化位数决定了重构信号的保真度。幅度量化将采样信号的幅度分为2ⁿ个区间，然后对幅度值进行编码并存储。其中n为量化位数，n越高，信号保真度越高，寄生信号幅度越小，但此时要求的采样率越高。本实用新型采用直接中频采样幅度量化。

其信号流程为：输入射频信号与系统本振进行混频下变频为中频模拟信号；adc转换器在cpld的控制下，实现模数转换、信号采样并存储到fpga中；在转发过程与采样过程相反，fpga中的数据读出后，在dac转换器控制器控制下，实现数模转换输出射频信号；此信号与系统本振混频后，上变频为相参干扰信号。

如图3所示，时钟分配器包括gm4526型时钟分配器，所述cpld的1.2ghz时钟信号输入到时钟分配器的第13和14引脚；时钟分配器通过第35和36引脚输出一个300mhz的时钟信号到所述fpga提供工作时钟，通过第28和29引脚输出一个1.2ghz时钟信号到所述dac转换器提供采样时钟，通过第55和56引脚输出一个1.2ghz时钟信号到所述adc转换器提供采样时钟。

进一步地，第28和29引脚分别串联电容c8和c11，电容c8和c11的输出端并联电阻r31和r34后连接到dac转换器；第28和29引脚还分别并联电阻r19和r22。

如图4所示，cpld包括通过gck引脚连接一晶振电路，为cpld提供工作时钟；通过gsr引脚连接上一电复位电路；通过io口与所述dac转换器、adc转换器、fpga和时钟分配器控制连接。

进一步地，bk1引脚接口采用1.8v工作电压，bk2引脚接口采用3.3v工作电压。

如图5所示，adc转换器包括sad08d1500型数模转换器，通过vin±引脚接入外部输入信号；通过di±0引脚到di7±引脚输出数据到fpga，并通过dclk±为fpga提供数据同步时钟，通过clk±接入采样时钟。

如图6所示，dac转换器包括sda9736型数模转换器，通过db±0引脚db±13引脚到接收fpga的数据，通过dclk±引脚接入所述时钟分配器输出的采样时钟，通过dataclk_out±引脚将数据同步时钟输出到fpga，由fpga通过dataclk_in±引脚将数据同步时钟输入。并通过iouta1到iouta4引脚和ioutb1到ioutb4引脚将基带信号输出。

数字射频存储器还包括外部jtag配置接口，所述外部jtag配置接口与所述cpld和fpga连接。

进一步地，cpld和fpag皆与jtag2.54-6p接口连接完成对fpga芯片的配置。

数字射频存储器还包括i/o电平转换器，fpga的输出端与i/o电平转换器连接；所述i/o电平转换器的输出端与j30j-25接口连接。

如图7所示，i/o电平转换器的型号为sm74lvch16245，其第14引脚依次串联电阻r167和电容c177后接地，第17引脚依次串联电阻r166和电容c178后接地，第36、26、27和47引脚分别串联电阻r165、r169、r168和r153；第3、5和6引脚分别串联电阻r158和电容c172、电阻r159和电容c168、电阻r161和电容c174后接地；第8、9、11和12引脚串联电阻r160和电容c173、电阻r162和电容c167、电阻r163和电容c169、电阻r164和电容c170后接地。

所述adc转换器的输出端通过数据传输线与fpga的输入端连接；所述fpga的输出端通过数据传输线与dac转换器的输入端连接。

进一步地，由于adc转换器和dac转换器采样率高，导致其数据速吞吐量非常大，为了使其数据传输稳定可靠，需要将其与fpga相连的数据线需要做等长处理、阻抗控制。

所述时钟分配器输出一路300mhz的时钟信号到所述fpga，输出两路1.2ghz的时钟信号到所述adc转换器和所述dac转换器。

进一步地，时钟分配器实现为fpga、adc转换器和dac转换器提供正常的工作时钟信号，通过spi通讯接口并配合离散i/o进行配置，其中spi通讯接口用于数据通讯、向时钟芯片发送控制命令及数据、离散i/o口用于时钟芯片功能引脚的基本配置；将输入的一路时钟信号分配为3路时钟信号及一路复位信号输出，分别为300mhz时钟、用于fpga工作时钟，两路1.2ghz时钟分别用于adc和dac工作时钟，复位信号用于fpga的复位控制。

所述cpld通过通讯接口与所述adc转换器和dac转换器连接，所述时钟分配器还输出一路复位信号到所述fpga用于fpga的复位控制。

本实用新型主要由adc转换器将输入射频信号转化为数字信号后，将数据发送至fpga，fpga将数据缓存至寄存器，同时将数据发送至dac转换器，转化为射频信号发送出去。cpld芯片完成对fpga、时钟分配器、adc、dac的配置，实现基于1.2ghz时钟信号进行10mhz～500mhz基带信号的采集并产生10mhz～500mhz基带信号的功能、离散i/o口控制功能以及spi通讯功能。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。