一种基于FPGA的测试单元及其测试系统的制作方法

本实用新型涉及芯片测试技术领域，尤其涉及一种基于fpga的测试单元及其测试系统。

背景技术：

芯片是各种电子器件或设备的心脏或电脑，其重要性不言而喻，芯片的质量直接决定了电子器件或设备的质量，所以芯片的质量是重中之重，为了保证芯片的质量，在芯片出厂前对芯片质量的测试，就成为必须的工艺。

但传统的芯片测试，主要是反复的向待测芯片进行基本的读写操作的过程，这种方式能够起到加速待测芯片工作的作用，但是传统的测试方式，缺乏对待测芯片测试过程中的状态监测，不能发现待测芯片测试时出现的错误信息，更加无法近一步分析待测芯片错误信息应对的内在原因。

技术实现要素：

为了克服现有技术的不足，本实用新型的目的之一在于提供一种基于fpga的测试单元，其能存储待测芯片在测试中出现的错误信息，而可以分析待测芯片出现错误的内在原因；

本实用新型的目的之二在于提供一种测试系统；

本实用新型的目的之一采用以下技术方案实现：

一种基于fpga的测试单元，其包括地址产生单元、数据产生单元、地址编码控制单元、发送接收控制单元和用于控制错误信息的错误存储控制单元，所述数据产生单元与所述地址编码控制单元分别与所述地址产生单元信号连接，所述地址编码控制单元和所述数据产生单元分别与所述发送接收控制单元信号连接，所述发送接收控制单元与所述错误存储控制单元信号连接。

优选的，所述地址产生单元包括24bitx地址产生器和24bity地址产生器，所述24bitx地址产生器与所述24bity地址产生器信号连接。

优选的，所述24bitx地址产生器包括4个24bitx地址计数器，所述y地址产生器包括4个24bity地址计数器，所述24bitx地址计数器与24bity地址计数器链接。

优选的，所述数据产生单元包括用于逻辑运算信息地址的2bit数据产生器，所述2bit数据产生器与所述地址产生单元信号连接。

优选的，所述2bit数据产生器包括两个对x地址和y地址进行逻辑运算的逻辑运算模块。

优选的，所述逻辑运算包括与运算、或运算和异或运算。

本实用新型的目的之二采用以下技术方案实现：

一种测试系统，其包括上述的测试单元，其还包括向量存储器、地址编码存储器、时序控制器、用于驱动测试信息的驱动器、用于接收待测芯片测试反馈信息的接收器和用于存储错误信息的错误存储器，所述向量存储器、所述地址编码存储器、所述时序控制器、所述接收器分别与所述fpga电性连接，所述时序控制器与所述驱动器信号连接，所述驱动器通过待测芯片与所述接收器信号连接，所述地址编码存储器与所述地址编码控制单元信号连接，所述错误存储器与所述错误存储控制单元信号连接。

优选的，所述向量存储器包括设置有多种运算指令的地址信息寄存器和数据信息寄存器，所述向量存储器通过调用所述运算指令，设置所述地址信息寄存器和所述数据信息寄存器，而生成多种测试算法的测试向量，并存储该测试向量。

优选的，所述运算指令包括加指令、减指令和移位指令。

相比现有技术，本实用新型的有益效果在于：

本实用新型的测试单元设置有错误存储控制单元，该错误存储控制单元可以对测试系统中的错误存储器进行控制，使所述错误存储器存储待测芯片的错误信息，而可以根据存储的错误信息绘制bitmap，通过绘制的bitmap对待测芯片进行错误原因分析。

附图说明

图1为本实用新型测试单元的功能结构框图；

图2为本实用新型测试单元的优选实施方式的功能系统框图；

图3为本实用新型数据产生单元的功能结构框图；

图4为本实用新型测试系统的功能系统框图；

图5为本实用新型地址编码存储器的工作原理图；

图6为本实用新型测试方法的流程图。

具体实施方式

为了能够更清楚地理解本实用新型的具体技术方案、特征和优点，下面结合附图和具体实施方式对本实用新型进行进一步的详细描述。

在本实用新型的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该实用新型产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图1-2所示，本实用新型公开了一种基于fpga的测试单元，其包括地址产生单元、数据产生单元、地址编码控制单元、发送接收控制单元和用于控制错误信息的错误存储控制单元，所述数据产生单元与所述地址编码控制单元分别与所述地址产生单元信号连接，所述地址编码控制单元和所述数据产生单元分别与所述发送接收控制单元信号连接，所述发送接收控制单元与所述错误存储控制单元信号连接。

在上述实施方式中，所述地址产生单元能产生相应的数据地址，该数据地址对应待测芯片(主要指存储器)上的逻辑地址。所述数据产生单元能产生需向待测芯片发送的相关数据，以及待测芯片输出的期望数据，其中所述相关数据为待测芯片测试时相关的参数信息、电平信息、地址信息等测试信息；所述期望数据为待测芯片被测试时，如果待测芯片正常所应该输出的数据，可用该期望数据与待测芯片测试时输出的实际数据的差距，来评判待测芯片质量的好坏。所述地址编码控制单元可以对编码存储器进行控制，实现待测芯片的实际物理地址到逻辑地址的编码，而方便对实际物理地址的访问。所述发送接收控制单元可将地址编码控制单元产生的地址信息和数据发生单元产生的数据信息(相关数据和期望数据)传送给相关的测试系统去测试待测芯片。所述错误存储控制单元可以对测试系统中的错误存储器进行控制，控制所述错误存储器是否存储待测芯片的错误信息或失真信息，已经如何存储错误信息、存储哪些错误信息，而可以对待测芯片的错误信息进行分析。

如图2所示，在一种优选的实施方式中，其不同之处在于，所述地址产生单元包括24bitx地址产生器和24bity地址产生器，所述24bitx地址产生器与所述24bity地址产生器信号连接。所述24bitx地址产生器包括4个24bitx地址计数器，所述y地址产生器包括4个24bity地址计数器，所述24bitx地址计数器与24bity地址计数器链接。

在上述实施方式中，其中bit为比特位，24bit地址的地址容量较大，一般地址越多，对应的数据越大，且所述地址产生单元包括4个24bitx地址计数器和4个24bity地址计数器，这样就可以测试较大数据容量的芯片。所述24bitx地址计数器和24bity地址计数器可以对地址进行加、减、移位、加1和减1等操作，而实现的地址的各种变换。可以理解地，所述地址产生单元还可以包括24bitz地址产生器，而实现设置有三维空间地址的芯片的测试。

如图3所示，在另一种优选的实施方式中，其不同之处在于，所述数据产生单元包括用于逻辑运算信息地址的2bit数据产生器，所述2bit数据产生器与所述地址产生单元信号连接。所述2bit数据产生器包括两个对x地址和y地址进行逻辑运算的逻辑运算模块。所述逻辑运算包括与运算、或运算和异或运算。

在上述实施方式中，一个逻辑运算模块是以x、y地址信息为输入，按照x、y地址信息的相关逻辑检测为输出，例如当x地址与y地址相同时，产生数据1；另一个逻辑运算模块是以x、y地址信息为输入，按照它们的逻辑运算结果为输出，其中的逻辑运算包括与运算、或运算、异或运算、与非运算、产生1运算和产生0运算等。其中输出的数据信息(相关数据和期望数据)可以在两种逻辑运算模块输出的数据中进行选择。这两种逻辑运算模块的数据产生方式，可以方便的实现棋盘格、对角线和移动对角线等检测算法。

其中，所述数据产生单元还包括24bit数据产生器，该24bit数据产生器主要应用在当数据管脚小于24时，可以用24bit数据产生器直接产生在数据管脚之间的“走1测试算法”，这样可以检测每个数据管脚是否都接触良好，并且可以检测数据管脚间是否有短路现象存在。另外，一些待测芯片为存储器时，需要将存储器写为不同的测试背景图形格式，该24bit数据产生器可以方便的产生各种测试背景图形信息。

如图4所示，本实用新型还公开了一种测试系统，其包括上述的fpga，其还包括向量存储器、地址编码存储器、时序控制器、用于驱动测试信息的驱动器、用于接收待测芯片测试反馈信息的接收器和用于存储错误信息的错误存储器，所述向量存储器、所述地址编码存储器、所述时序控制器、所述接收器分别与所述fpga电性连接，所述时序控制器与所述驱动器信号连接，所述驱动器通过待测芯片与所述接收器信号连接，所述地址编码存储器与所述地址编码控制单元信号连接，所述错误存储器与所述错误存储控制单元信号连接。

其中，所述向量存储器包括设置有多种运算指令的地址信息寄存器和数据信息寄存器，所述向量存储器通过调用所述运算指令，设置所述地址信息寄存器和所述数据信息寄存器，而生成多种测试算法的测试向量，并存储该测试向量。在执行测试任务时，通过控制所述fpga将向量存储器当中储存的测试向量读入fpga，并按照对应的运算指令执行测试任务。

其中，所述运算指令包括加指令、减指令和移位指令。

在上述实施方式中，所述时序控制器主要用于控制测试时的时序。所述错误存储器用来存储在测试过程中，产生的错误信息。通过测试单元中的错误储存控制单元，可以控制是否存储包括x地址、y地址、错误数据等在内的各种错误信息，而可以对待测芯片进行失效分析。

在实际测试存储器中，存储器被测试的各种算法都是针对存储器实际物理地址而言的，通过各种算法可以有效监测出相邻单元或有逻辑关系的单元在特定条件下的失效或失真形式。传统简化的存储器测试是假设存储器的实际物理单元地址与使用时的逻辑单元地址是一一对应的。但事实上并非如此，大部分存储器的实际物理地址的排列方式与使用时的逻辑地址的排列方式并不相同，而是存在一定的数学关系，这种数学关系有时还非常复杂。

为了很好的实现各种存储器测试算法的实际测试目的，所述地址编码存储器可以完成实际物理地址与逻辑地址的转化关系，完成了地址编码。

所述地址编码存储器负责存储地址编码的算法，预先将表示逻辑地址和实际物理地址对应关系的算法存储在该地址编码存储器中，而方便在测试存储器时，实时的将实际物理地址转换为逻辑地址，从而利于精确地测试存储器。

可以理解地，当不需要进行地址编码时，可以将进行地址编码的功能旁路，直接使用地址产生单元产生的地址进行测试。

如图5所示，下面为测试存储器过程中的一个地址编码实例：

(1)、取需要实际操作的存储器实际物理地址：x＝0，y＝0；

(2)、通过所述地址编码存储器把实际物理地址“x＝0，y＝0”编码得到逻辑地址：x＝3，y＝2；

(3)、通过操作逻辑地址x＝3，y＝2，以达到操作实际物理地址x＝0，y＝0的目的。

如图6所示，本实用新型还公开了一种测试方法，包括：

步骤a、通过上述的测试系统对待测芯片进行测试；

步骤b、通过所述测试系统的错误存储器对待测芯片的错误信息进行存储；

步骤c、根据存储的错误信息绘制bitmap，通过绘制的bitmap对待测芯片错误的原因进行分析。

在该测试方法中，bitmap是针对错误信息绘出的针对各种测试算法的错误位图(比特位信息图)，通过绘制的bitmap可以分析出被测芯片哪个实际物理地址单元出错了，是什么错误，而分析被测芯片出现错误的内部原因。

综述，本实用新型的测试单元设置有错误存储控制单元，该错误存储控制单元可以对测试系统中的错误存储器进行控制，使所述错误存储器存储待测芯片的错误信息，可以根据存储的错误信息绘制bitmap，而通过绘制的bitmap对待测芯片错误的原因进行分析，从而提高生产芯片的质量。

以上显示和描述了本实用新型的基本原理、主要特征和优点。本行业的技术人员应该了解，本实用新型不受上述实施例的限制，上述实施例和说明书中的描述的只是说明本实用新型的原理，在不脱离本实用新型精神和范围的前提下，本实用新型还会有各种变化和改进，这些变化和改进都落入要求保护的本实用新型范围内。本实用新型要求保护范围由所附的权利要求书及其等效物界定。