控制芯片的测试方法及相关设备与流程

1.本公开涉及半导体器件测试技术领域，具体而言，涉及一种控制芯片的测试方法及相关设备。


背景技术：

2.随着半导体工艺尺寸不断缩小，ic(integrated circuit，集成电路)设计的规模越来越大，高度复杂的ic产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。一方面随着半导体工艺尺寸的缩小，存储器可能存在的缺陷类型越来越多；另一方面，随着ic产品的复杂度的提高，ram(random access memory，随机存取存储器)等存储器在ic产品中的比重越来越大。
3.由于存储设备(例如dram(dynamic random access memory，动态随机存取存储器))中的控制芯片(例如base die/logic die等)中包含大量的用于实现各种控制逻辑的电路，例如包含大量的与门、与非门、非门、异或门等数字电路和其他模拟电路，因此，为了测试控制芯片是否能够正确地执行这些控制逻辑，需要大量的测试向量。
4.图1示出了相关技术中测试dram中的控制芯片的示意图。如图1所示，这里以包括堆叠于控制芯片上的四个dram芯片(dram芯片0-3)的存储设备为例，四个dram芯片之间通过tsv(through silicon via，硅通孔)进行电性连接。相关技术中，采用ate来测试存储设备的控制芯片，其中在ate(automatic test equipment，自动测试设备)测试控制芯片之前，需要将测试控制芯片所需的大量测试向量存储至ate机台的内部记忆体空间(即机台的内存)中。由于机台内存有限，会导致不能一次将测试控制芯片所需的全部测试向量加载至机台进行测试，从而会导致在测试过程中，读取测试向量不方便，需要分次存储，分次读取，使得测试的时间变长，测试效率变低，增加测试成本。
5.图1中的da通道(direct access pads，直接访问通道)是指ate发送至dram芯片的信号可以直接经过控制芯片，而不需要控制芯片中的电路对其进行处理。在测试时，ate将测试向量通过控制芯片下的测试输入pad输入至控制芯片中，再经过测试输出pad返回处理后的响应数据至ate。
6.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

7.本公开的目的在于克服上述现有技术的不足，提供一种控制芯片的测试方法及相关设备，能够克服上述相关技术存在的ate机台内存空间有限，无法一次性存储大量用于测试控制芯片的测试向量的技术问题。
8.本公开实施例提供一种控制芯片的测试方法，所述方法包括：读取存储于第一目标存储器芯片中的第一测试向量；将所述第一测试向量发送至所述控制芯片；接收所述控制芯片响应于所述第一测试向量返回的第一输出信息；根据所述第一输出信息及其对应的
第一测试向量，获得所述控制芯片的第一测试结果。
9.在本公开一些示例性实施例中，所述控制芯片和所述第一目标存储器芯片属于同一存储设备。
10.在本公开一些示例性实施例中，所述第一目标存储器芯片垂直堆叠于所述控制芯片之上或者之下。
11.在本公开一些示例性实施例中，所述控制芯片属于第二目标存储器芯片，所述第一目标存储器芯片和所述第二目标存储器芯片的类型相同或者不同。
12.在本公开一些示例性实施例中，所述方法还包括：读取存储于自动测试设备中的第二测试向量；将所述第二测试向量发送至所述控制芯片；接收所述控制芯片响应于所述第二测试向量返回的第二输出信息；根据所述第二输出信息及其对应的第二测试向量，获得所述控制芯片的第二测试结果。
13.在本公开一些示例性实施例中，所述方法还包括：将所述控制芯片的第一测试结果发送至第三目标存储器芯片中进行存储。
14.在本公开一些示例性实施例中，所述方法还包括：当所述控制芯片测试完成时，向所述第三目标存储器发送第一控制指令；接收所述第三目标存储器响应于所述第一控制指令返回的所述控制芯片的第一测试结果。
15.在本公开一些示例性实施例中，所述控制芯片、所述第一目标存储器芯片和所述第三目标存储器芯片属于同一存储设备。
16.在本公开一些示例性实施例中，所述第一目标存储器芯片和所述第三目标存储器芯片依次垂直堆叠于所述控制芯片之上或者之下。
17.在本公开一些示例性实施例中，所述控制芯片属于第二目标存储器芯片，所述第一目标存储器芯片、所述第二目标存储器芯片和所述第三目标存储器芯片的类型相同或者不同。
18.在本公开一些示例性实施例中，所述方法还包括：获取用于测试所述控制芯片的测试向量；将至少部分用于测试所述控制芯片的测试向量作为所述第一测试向量存储于所述第一目标存储器芯片中。
19.在本公开一些示例性实施例中，所述方法还包括：获取第四目标存储器芯片的当前状态；若所述第四目标存储器芯片的当前状态为空闲状态，则将至少另一部分用于测试所述控制芯片的测试向量存储于所述第四目标存储器芯片中。
20.在本公开一些示例性实施例中，所述方法还包括：获取用于测试所述控制芯片的测试向量；将至少部分用于测试所述控制芯片的测试向量作为所述第一测试向量发送至所述控制芯片，以通过所述控制芯片确定所述第一目标存储器芯片，并将所述第一测试向量发送至所述第一目标存储器芯片中进行存储。
21.在本公开一些示例性实施例中，所述方法还包括：对所述第一目标存储器芯片进行测试；若所述第一目标存储器芯片测试失败，则对所述第一目标存储器芯片进行修复。
22.在本公开一些示例性实施例中，所述方法由自动测试设备执行。
23.本公开实施例提供一种控制芯片的测试装置，所述装置包括：第一测试向量读取单元，用于读取存储于第一目标存储器芯片中的第一测试向量；第一测试向量发送单元，用于将所述第一测试向量发送至所述控制芯片；第一输出信息接收单元，用于接收所述控制
芯片响应于所述第一测试向量返回的第一输出信息；第一测试结果获得单元，用于根据所述第一输出信息及其对应的第一测试向量，获得所述控制芯片的第一测试结果。
24.本公开实施例提供一种电子设备，包括：一个或多个处理器；存储装置，用于存储一个或多个程序；当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如上述实施例中所述的方法。
25.本公开实施例提供一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现如上述实施例中所述的方法。
26.本公开某些实施例提供的控制芯片的测试方法及装置、电子设备和计算机可读存储介质，可以利用除ate以外的第一目标存储器芯片来存储用于测试控制芯片的第一测试向量，由此可以扩大测试向量的存储空间，实现一次性将用于测试控制芯片的大量测试向量全部加载好，这样在测试控制芯片时，可以加快控制芯片的测试速度，提升测试效率，降低测试成本。
27.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
28.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1示出了相关技术中测试dram中的控制芯片的示意图。
30.图2示意性示出了根据本公开一实施例的控制芯片的测试方法的流程图。
31.图3示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
32.图4示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
33.图5示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
34.图6示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
35.图7示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
36.图8示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
37.图9示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
38.图10示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
39.图11示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
40.图12示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
41.图13示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
42.图14示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
43.图15示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
44.图16示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
45.图17示意性示出了根据本公开一实施例的控制芯片的测试方法的流程图。
46.图18示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
47.图19示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
48.图20示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
49.图21示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
50.图22示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
51.图23示意性示出了根据本公开一实施例的控制芯片的测试装置的示意图。
具体实施方式
52.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
53.虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
54.用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”仅作为标记使用，不是对其对象的数量限制。
55.图2示意性示出了根据本公开一实施例的控制芯片的测试方法的流程图。如图2所示，本公开实施例提供的方法可以包括以下步骤。
56.在示例性实施例中，所述方法可以由自动测试设备执行。但本公开并不限定于此，在其他实施例中，所述方法也可以由内建自测(built-in self test，bist)电路。其中，bist电路可以设置于被测试的控制芯片内，也可以设置于dram芯片中，该dram芯片可以与该被测试的控制芯片属于同一存储设备，也可以属于不同的存储设备。
57.在步骤s210中，读取存储于第一目标存储器芯片中的第一测试向量。
58.本公开实施例中，第一目标存储器芯片可以是任意类型的可读可写的存储器芯片，例如可以是dram、sram、nand(not and，与非，一种闪存设备)、nor(not or，或非，也是一种闪存设备)等。第一目标存储器芯片可以是某个存储设备中的某个存储器芯片或者某些存储器芯片或者全部存储器芯片，也可以是位于多个不同存储设备上的多个存储器芯片。这些不同存储设备的存储类型可以相同，也可以不同，例如可以均为dram，也可以均为sdram，或者部分为dram，部分为sdram，或者部分为nand和/或nor等非易失性存储器，等等，本公开对此不做限定。
59.在示例性实施例中，所述控制芯片和所述第一目标存储器芯片可以属于同一存储设备。
60.在示例性实施例中，所述第一目标存储器芯片可以垂直堆叠于所述控制芯片之上或者之下。
61.在示例性实施例中，第一目标存储器芯片可以包括多个存储器芯片，且这多个存储器芯片属于同一存储设备，同时该控制芯片和该多个存储器芯片也属于该同一存储设备。在一些实施例中，该第一目标存储器芯片的多个存储器芯片可以依次垂直堆叠(stack)于该控制芯片之上。在另一些实施例中，该第一目标存储器芯片的多个存储器芯片可以依次垂直堆叠(stack)于该控制芯片之下。在其他实施例中，该第一目标存储器芯片的多个存储器芯片可以依次垂直堆叠，该依次垂直堆叠的多个存储器芯片可以与该控制芯片水平互联。在又一些实施例中，该第一目标存储器芯片的多个存储器芯片以及该控制芯片可以水平分布于该存储设备上。本公开对此不做限定。
62.在示例性实施例中，所述控制芯片可以属于第二目标存储器芯片，所述第一目标存储器芯片和所述第二目标存储器芯片的类型可以相同或者不同。即被测试的控制芯片可以和第二目标存储器芯片属于同一存储设备，而第一目标存储器芯片属于另一存储设备，且第一目标存储器芯片可以与第二目标存储器芯片属于同一类型，例如均为dram芯片；也可以属于不同类型，例如一者为dram芯片，另一者为sdram(static random-access memory，静态随机存取存储器)芯片。
63.在示例性实施例中，所述方法还可以包括：获取用于测试所述控制芯片的测试向量；将至少部分用于测试所述控制芯片的测试向量作为所述第一测试向量存储于所述第一目标存储器芯片中。
64.例如，当ate执行所述测试方法时，可以利用计算机通过测试向量生成算法生成各种用于测试控制芯片的测试向量，然后ate从计算机读取这些测试向量，ate再将读取的部分或者全部测试向量发送至第一目标存储器芯片进行存储。或者也可以将测试向量生成算法内置于ate中，由ate自身产生测试向量。当控制芯片对应的存储设备的多个存储器芯片分别具有独立的对外引脚时，ate可以直接通过各个存储器芯片各自的对外独立引脚，将测试向量分别发送至空闲的存储器芯片中存储起来。
65.在示例性实施例中，所述方法还可以包括：获取第四目标存储器芯片的当前状态；若所述第四目标存储器芯片的当前状态为空闲状态，则将至少另一部分用于测试所述控制芯片的测试向量存储于所述第四目标存储器芯片中。
66.具体地，若同时存在多个经过测试可以正常使用的存储器芯片，则可以保存各个存储器芯片所处的状态，例如可以记录各个存储器芯片的当前状态，例如若某个存储器芯片中已经存储了数据(这里的数据可以是任意的数据，可以是用于测试控制芯片的测试向量，也可以是其他数据)，则将其状态标记为“1”，表示其处于被占用状态，此时，不会将用于测试控制芯片的测试向量存储至该存储器芯片中。反之，若某个存储器芯片中当前没有存储任何数据，则将其状态标记为“0”。此时，可以将该存储器芯片作为第四目标存储器芯片，将剩余的测试向量中的部分或者全部存储进来。这样可以实现在读取第一目标存储器芯片中存储的第一测试向量的同时，并行的将剩余的测试向量写入其他的空闲的第四目标存储器芯片，从而可以进一步提高测试速度，提升测试效率。这里的第四目标存储器芯片可以与第一目标存储器芯片属于同一存储设备，也可以属于不同的存储设备。
67.在示例性实施例中，所述方法还可以包括：获取用于测试所述控制芯片的测试向量；将至少部分用于测试所述控制芯片的测试向量作为所述第一测试向量发送至所述控制芯片，以通过所述控制芯片确定所述第一目标存储器芯片，并将所述第一测试向量发送至
所述第一目标存储器芯片中进行存储。
68.例如，当控制芯片对应的存储设备中的多个存储器芯片的对外引脚是共用的时候，需要先确定将第一测试向量发送至这多个存储器芯片中的哪一个或者哪些，此时ate也可以先将获取的测试向量先发送至控制芯片，由控制芯片来确定哪些存储器芯片是空闲的，然后再将接收到的测试向量作为第一测试向量发送至空闲的存储器芯片中进行存储。这样，ate利用存储设备少量的对外引脚，即可实现往其多个存储器芯片存储测试向量，而不会受限于存储设备的外围引脚数量。
69.在示例性实施例中，所述方法还可以包括：对所述第一目标存储器芯片进行测试；若所述第一目标存储器芯片测试失败，则对所述第一目标存储器芯片进行修复。
70.本公开实施例中，在将第一测试向量存储于第一目标存储器芯片之前，需要确保该第一目标存储器芯片是能够实现正确的存储功能的。因此，在此之前，可以利用ate首先对第一目标存储器芯片进行测试，当测试通过时，说明该第一目标存储器芯片是没有问题的，此时可以将第一测试向量存储进来。当测试失败时，例如ate输入一串已知的“0”和/或“1”组成的字符串存储至该第一目标存储器芯片的各个地址对应的存储单元中，经过一定的延时，再从各个地址对应的存储单元中读取这些字符串，将之前输入的字符串和之后读出的字符串按顺序依次进行异或操作，就能够判断出具体是哪个存储单元发生了错误，此时可以记录下发生错误的存储单元的地址，还可以分析出错的原因，从而对其进行修复，修复后可以再次对该第一目标存储器芯片进行测试，直至该第一目标存储器芯片测试通过为止，然后再用于存储第一测试向量。
71.需要说明的是，对第一目标存储器芯片的测试方式并不限于上述例举的方式，还可以采用其他任意方式对第一目标存储器芯片进行测试。此外，本公开也不限定用ate测试第一目标存储器芯片，例如还可以利用bist电路来测试第一目标存储器芯片，也可以综合利用ate和bist电路来测试第一目标存储器芯片，或者也可以利用其它具备测试功能的电子设备来测试第一目标存储器芯片。
72.本公开实施例中，第一测试向量可以是扫描(scan)测试向量、功能(function)测试向量等中的任意一种或者多种，可以根据控制芯片所需实现的控制逻辑和电路组成来生成相应的测试向量，本公开对测试向量的种类和数量不进行限制。
73.在步骤s220中，将所述第一测试向量发送至所述控制芯片。
74.本公开实施例中，ate或者bist电路将从第一目标存储器芯片读取的第一测试向量发送至控制芯片。例如，ate或者bist电路内可以包括时序产生电路，用于产生测试时钟信号，根据该测试时钟信号依次将第一测试向量发送至控制芯片中。
75.在步骤s230中，接收所述控制芯片响应于所述第一测试向量返回的第一输出信息。
76.本公开实施例中，控制芯片接收到ate或者bist电路发送来的第一测试向量后，对其进行处理，会生成相应的第一输出信息，然后再将该第一输出信息返回至ate或者bist电路。
77.在步骤s240中，根据所述第一输出信息及其对应的第一测试向量，获得所述控制芯片的第一测试结果。
78.在示例性实施例中，所述方法还可以包括：将所述控制芯片的第一测试结果发送
至第三目标存储器芯片中进行存储。
79.在示例性实施例中，所述方法还可以包括：当所述控制芯片测试完成时，向所述第三目标存储器发送第一控制指令；接收所述第三目标存储器响应于所述第一控制指令返回的所述控制芯片的第一测试结果。
80.本公开实施例中，在控制芯片的测试过程中，ate或者bist电路可以将第一测试结果先临时存储至第三目标存储器芯片中，这样测试结果不会占用测试时的存储空间，而当控制芯片整体测试完成后，ate或者bist电路再将第一测试结果从第三目标存储器芯片读取回来，综合整体的测试结果，可以对其进行分析，定位出错的原因和位置，从而可以对出现问题的控制芯片进行修复或者替换。
81.在示例性实施例中，所述控制芯片、所述第一目标存储器芯片和所述第三目标存储器芯片可以属于同一存储设备。
82.在示例性实施例中，所述第一目标存储器芯片和所述第三目标存储器芯片可以依次垂直堆叠于所述控制芯片之上。在另一些实施例中，该第一目标存储器芯片和第三目标存储器芯片可以依次垂直堆叠(stack)于该控制芯片之下。在其他实施例中，该第一目标存储器芯片和第三目标存储器芯片可以垂直堆叠，该垂直堆叠的第一目标存储器芯片和第三目标存储器芯片可以与该控制芯片水平互联。在又一些实施例中，该第一目标存储器芯片和第三目标存储器芯片以及该控制芯片可以水平分布于该存储设备上。本公开对此不做限定。
83.在示例性实施例中，所述控制芯片可以属于第二目标存储器芯片，所述第一目标存储器芯片、所述第二目标存储器芯片和所述第三目标存储器芯片的类型可以相同或者不同。在一些实施例中，所述第一目标存储器芯片、所述第二目标存储器芯片和所述第三目标存储器芯片可以分别属于不同的存储设备，也可以部分属于同一存储设备，另一部分属于不同的存储设备，本公开对此不做限定。
84.本公开实施例中，ate或者bist电路获取到控制芯片返回的第一输出信息后，将其与第一测试向量或者第一测试向量对应的参考数据进行比较，可以获得控制芯片的第一测试结果。例如，假设以测试控制芯片中的一个包括两个输入端和一个输出端的与门为例，输入的第一测试向量依次为“11”、“01”、“10”和“00”，则对应的参考数据依次为“1”、“0”、“0”和“0”，若第一输出信息也为“1”、“0”、“0”和“0”，则表示该控制芯片的该与门测试通过，否则，则表示该控制芯片的该与门测试失败。当然，实际测试情形可能远比这个复杂，这里仅用于举例说明。
85.本公开实施例提供的控制芯片的测试方法，可以利用除ate以外的第一目标存储器芯片来存储用于测试控制芯片的第一测试向量，由此可以扩大测试向量的存储空间，实现一次性将用于测试控制芯片的大量测试向量全部加载好，这样在测试控制芯片时，可以加快控制芯片的测试速度，提升测试效率，降低测试成本。
86.下面以存储设备为dram为例对上述实施例提供的方法进行举例说明。
87.图3示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
88.在图3实施例中，假设存储设备包括dram芯片0-3，假设控制芯片和第一目标存储器芯片属于同一存储设备，且假设第一目标存储器芯片包括dram芯片0-3。需要说明的是，本公开对第一目标存储器芯片的数量并不做限定，这里的4个dram芯片仅是用于举例说明
的。
89.继续参考图3，第一目标存储器芯片中的dram芯片0-3依次垂直堆叠于控制芯片之上，且相邻的dram芯片之间通过tsv进行电性连接。堆叠存储设备将若干片dram芯片垂直叠放在一起，相对于传统存储设备，堆叠存储设备的联线、带宽以及延迟均拥有很大的优势，不仅节约空间，能够带来更短的芯片间距进而缩短信号传输路径及延迟。在堆叠存储设备当中，可以采用硅通孔技术对dram芯片的边缘或特定位置进行穿孔处理，以这些孔为通路进行布线并完成垂直互联。
90.图3实施例中的控制芯片可以包括gpu(graphics processing unit，图形处理器)、cpu(central processing unit，中央处理器)和/或soc(system on chip，系统级芯片)等，可以用于实现控制其上的dram芯片的功能。
91.在上述图3所示的采用堆叠形式的存储设备中，虽然垂直堆叠使得在相同的空间上可以具有更高密度的存储器芯片，但由此也带来了控制芯片管理存储器芯片变难的问题。因此，在其他实施例中，也可以在原来的一级控制机制下，新引入一级控制机制，在tsv存储器芯片的最底层设置base/logic die，其上集成了能够管理整簇堆叠的dram芯片，这些base/logic die将与包括gpu/cpu/soc等的控制芯片直接沟通，可被用来收集堆叠dram芯片当中的数据、并帮助包括gpu/cpu/soc等的控制芯片对其实施管理。在堆叠体系当中，包括gpu/cpu/soc等的控制芯片的规模甚至不会有明显的变化，它只需要面向这些base/logic die当中的芯片即可，对每簇当中各层dram芯片的管理将由base/logic die完成。因此，图3实施例中的控制芯片可以是包括gpu/cpu/soc等的控制芯片，也可以是base/logic die。
92.在图3实施例中，实现控制芯片的测试可以包括以下步骤：
93.第一步，ate对dram芯片0-3进行测试，若测试有问题，则对错误的存储单元进行修复，保证dram芯片0-3是能够正常工作的。
94.第二步，ate将用于测试控制芯片的部分测试向量作为第一测试向量写入dram芯片0-3中，将部分测试向量存储于ate机台的记忆体空间中，即图3实施例中所述的存储向量空间＝机台空间+dram芯片0-3，这里的存储向量空间是指用于存储测试向量的存储空间，机台空间是指ate的内部记忆体空间，即用于测试控制芯片的测试向量可以同时存储于ate内部记忆体空间和dram芯片0-3。但本公开并不限定于此，在其他实施例中，也可以将测试向量全部存储于dram芯片0-3，也可以将测试向量全部存储于dram芯片0-3中的任意一个或者两个dram芯片中。
95.第三步，ate从dram芯片0-3中读取第一测试向量，对控制芯片的控制逻辑进行测试。
96.第四步，ate可以通过读取各dram芯片的当前状态(假设该存储设备还包括除了dram芯片0-3以外的其他dram芯片)，决定是否同时将剩余的用于测试控制芯片的测试向量，写入到空闲的dram芯片中。这样，可以实现在读取存储于dram芯片0-3中的测试向量的同时，向其他空闲的dram芯片中写入测试向量，进一步提高测试速度。
97.第五步，循环执行上述第三步和第四步，直到控制芯片测试完成。
98.第六步，当控制芯片测试完成后，可以获得控制芯片的全部测试结果。在控制芯片测试过程中生成的测试结果(包括第一测试结果)也可以先临时存储至dram芯片中，这里用
于存储测试结果的dram芯片可以是任意的处于空闲状态且经过测试能够正常工作的dram芯片。当控制芯片整个测试完成后，ate可以将dram芯片中存储的测试结果再读取出来，由ate进行分析，获得控制芯片的修复信息，并根据修复信息来修复该控制芯片中存在问题的部分。
99.本公开实施例提供的控制芯片的测试方法，可以利用位于同一stack中的dram芯片来存储用于测试控制芯片的测试向量，一方面，可以扩大测试向量的存储空间，辅助实现一次性将全部测试向量加载进来，从而可以提高测试效率，不用分次加载测试向量，分次测试，降低了测试成本；另一方面，控制芯片和dram芯片属于同一存储设备，且采用了垂直堆叠的结构形式，可以利用例如tsv信号互联方式，从而可以较为快速地从dram芯片中读取测试向量，进一步加快了测试速度。
100.图4示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
101.在图4的实施例中，各个dram芯片例如dram芯片0-3可以依次彼此垂直堆叠，控制芯片可以通过tsv转接板实现与各个dram芯片之间的水平互联。ate也可以实现对控制芯片的测试，其测试方式可以参照其他实施例，也是从第一目标存储器芯片(例如dram芯片0-3)中读取第一测试向量。
102.与上述图3实施例类似的，虽然图4实施例中以存储向量空间＝机台空间+dram芯片0-3为例进行举例说明，但本公开并不限定于此，在其他实施例中，也可以将测试向量全部存储于dram芯片0-3，也可以将测试向量全部存储于dram芯片0-3中的任意一个或者两个dram芯片中。
103.图5实施例与上述图3实施例的区别在于，在上述图3所示的采用堆叠形式的存储设备中，虽然垂直堆叠使得在相同的空间上可以具有更高密度的存储器芯片，但由此也带来了控制芯片管理存储器芯片变难的问题。因此，在图5的实施例中，在原来的一级控制机制下，新引入了一级控制机制，在tsv存储器芯片的最底层设置base/logic die(图5中的控制芯片2)，其上集成了能够管理整簇堆叠的dram芯片，这些控制芯片2将与控制芯片1(可以包括gpu/cpu/soc等)直接沟通，可被用来收集堆叠dram芯片当中的数据、并帮助控制芯片1对其实施管理。在堆叠体系当中，控制芯片1的规模甚至不会有明显的变化，它只需要面向这些控制芯片2当中的芯片即可，对每簇当中各层dram芯片的管理将由控制芯片2完成。图5实施例的其它内容可以参照上述实施例。
104.图6实施例与图5实施例的区别在于，图5实施例中控制芯片1和控制芯片2与各个dram芯片之间均是垂直堆叠的，而图6实施例中，控制芯片2与各个drram芯片之间虽然仍然是垂直堆叠的，但控制芯片1通过tsv转接板与控制芯片2和各个dram芯片之间实现水平互联。图6实施例的其它内容可以参照上述实施例。
105.图7示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
106.在图7实施例中，各个dram芯片例如dram芯片0-3以及控制芯片均可以水平分布在存储设备的基底(substrate)之上，ate也可以实现对控制芯片的测试，其测试方式可以参照其他实施例，也是从第一目标存储器芯片(例如dram芯片0-3)中读取第一测试向量。
107.与上述图3实施例类似的，虽然图7实施例中以存储向量空间＝机台空间+dram芯片0-3为例进行举例说明，但本公开并不限定于此，在其他实施例中，也可以将测试向量全部存储于dram芯片0-3，也可以将测试向量全部存储于dram芯片0-3中的任意一个或者两个
dram芯片中。
108.图8示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
109.在上述实施例中，均假设第一目标存储器芯片与控制芯片属于同一存储设备，在图8实施例中，第一目标存储器芯片和控制芯片可以属于不同的存储设备中，例如这里假设第一目标存储器芯片属于存储设备1，控制芯片和第二目标存储器芯片属于存储设备2，当需要对存储设备2中的控制芯片实现测试时，可以从存储设备1中的第一目标存储器芯片读取第一测试向量进行测试。
110.可以预先利用ate对存储设备1中的各个存储器芯片进行测试，然后将存储设备1中的空闲存储器芯片作为第一目标存储器芯片，用于存储第一测试向量。
111.在图8实施例中，存储设备1也可以包括控制芯片，存储设备1的控制芯片中也可以设置有bist电路，ate也可以实现对存储设备1中的控制芯片的测试。
112.需要说明的是，虽然图8中仅示出了一个存储设备1和一个存储设备2，但实际上，存储设备1也可以包括多个存储设备，第一目标存储器芯片可以包括多个存储器芯片，这多个存储器芯片可以分布于这多个存储设备上。类似的，存储设备2也可以包括多个存储设备，第二目标存储器芯片可以包括多个存储器芯片，这多个存储器芯片可以分布于这多个存储设备上。
113.图9示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。本公开实施例中，控制芯片中可以包括内建自测电路(built-in self test，bist)，该测试方法可以由该内建自测电路执行。
114.本公开实施例中，ate可以向bist电路发送测试指令，bist电路可以根据该测试指令来测试bist的功能是否能够正确实现，为后续利用bist电路测试控制芯片提供基础，从而能够提高测试的准确率。在其他实施例中，测试指令不限于是ate发送的，也可以是其他任意电子设备发送的，例如可以有计算机产生测试指令发送给bist电路，本公开对此不做限定。
115.本公开实施例中，bist电路内可以包括bist config(配置)电路，ate设备可以将配置的初始化指令发送至bist config电路，对bist电路进行初始化，例如可以配置bist电路测试控制芯片时的工作频率，由此可以产生相应的低速或者高速测试时钟信号；再例如还可以配置bist电路的工作模式等。
116.本公开实施例中，bist电路从第一目标存储器芯片中读取第一测试向量，这里的第一测试向量是指用于测试控制芯片的测试向量中的部分或者全部，且预先被存储在该第一目标存储器芯片中。
117.本公开实施例中，可以首先由ate或者计算机通过测试向量生成算法生成用于测试控制芯片的测试向量，然后计算机可以将测试向量发送至ate，或者直接由ate产生然后再发送其中的一部分或者全部至第一目标存储器芯片中存储起来。但本公开并不限定于此，在其他实施例中，bist电路中可以包括测试向量生成电路，当接收到ate的用于触发控制芯片开始测试的第二控制指令后，可以利用bist电路内的测试向量生成电路生成用于测试控制芯片的测试向量，然后bist电路将该生成的测试向量的部分或者全部作为第一测试向量发送至第一目标存储器芯片中进行存储。
118.本公开实施例中，在将第一测试向量存储于第一目标存储器芯片之前，需要确保
该第一目标存储器芯片是能够实现正确的存储功能的。因此，在此之前，可以利用ate首先对第一目标存储器芯片进行测试，当测试通过时，说明该第一目标存储器芯片是没有问题的，此时可以将第一测试向量存储进来。或者，也可以由bist电路来分析测试结果，获得修复信息，并由bist电路来修复控制芯片，本公开对此不做限定。
119.具体地，若同时存在多个经过测试可以正常使用的存储器芯片，则可以保存各个存储器芯片所处的状态，例如可以在bist电路的config电路中记录各个存储器芯片的当前状态，将处于空闲状态的存储器芯片作为第一目标存储器芯片，将部分或者全部用于测试控制芯片的测试向量存储进来。
120.本公开实施例中，bist电路将从第一目标存储器芯片读取的第一测试向量发送至控制芯片。例如，bist电路内可以包括时序产生电路，用于产生测试时钟信号，根据该测试时钟信号依次将第一测试向量发送至控制芯片中。
121.本公开实施例中，控制芯片接收到bist电路发送来的第一测试向量后，对其进行处理，会生成相应的第一输出信息，然后再将该第一输出信息返回至bist电路。
122.本公开实施例中，bist电路获取到控制芯片返回的第一输出信息后，将其与第一测试向量或者第一测试向量对应的参考数据进行比较，可以获得控制芯片的第一测试结果。
123.在图9的实施例中，假设控制芯片和第一目标存储器芯片属于同一存储设备，且假设第一目标存储器芯片包括dram芯片0-3。需要说明的是，本公开对第一目标存储器芯片的数量并不做限定，这里的4个dram芯片仅是用于举例说明的。第一目标存储器芯片中的dram芯片0-3依次垂直堆叠于控制芯片之上，且相邻的dram芯片之间通过tsv进行电性连接。
124.在其他实施例中，各个dram芯片例如dram芯片0-3可以依次彼此垂直堆叠，控制芯片与其中的bist电路可以通过tsv转接板实现与各个dram芯片之间的水平互联。
125.在图9实施例中，实现控制芯片的测试可以包括以下步骤：
126.第一步，ate对dram芯片0-3进行测试，若测试有问题，则对错误的存储单元进行修复，保证dram芯片0-3是能够正常工作的。
127.第二步，ate测试控制芯片中bist电路功能是否正确，保证bist电路能够正常运行。
128.上述第一步和第二步可以交换执行顺序，也可以并行执行。
129.第三步，ate将用于测试控制芯片的部分或者全部测试向量作为第一测试向量写入dram芯片0-3中。
130.第四步，ate通过bist config电路初始化bist电路，包括speed(低速/高速测试时钟)设置，工作模式设定等。
131.上述第三步和第四步可以交换执行顺序，也可以并行执行。
132.第五步，bist电路从dram芯片0-3中读取第一测试向量，对控制芯片的控制逻辑进行测试。
133.第六步，ate可以通过读取bist config电路中各dram芯片的当前状态(假设该存储设备还包括除了dram芯片0-3以外的其他dram芯片)，决定是否同时将剩余的用于测试控制芯片的测试向量，写入到空闲的dram芯片中。这样，可以实现在读取存储于dram芯片0-3中的测试向量的同时，向其他空闲的dram芯片中写入测试向量，进一步提高测试速度。
134.第七步，循环执行上述第五步和第六步，直到控制芯片测试完成。
135.第八步，当控制芯片测试完成后，可以获得控制芯片的全部测试结果。在控制芯片测试过程中生成的测试结果(包括第一测试结果)也可以先临时存储至dram芯片中，这里用于存储测试结果的dram芯片可以是任意的处于空闲状态且经过测试能够正常工作的dram芯片。当控制芯片整个测试完成后，bist电路可以将dram芯片中存储的测试结果再读取出来，由bist电路进行分析，获得控制芯片的修复信息，并根据修复信息来修复该控制芯片中存在问题的部分。
136.本公开实施例提供的控制芯片的测试方法，可以利用位于同一stack中的dram芯片来存储用于测试控制芯片的测试向量，一方面，可以扩大测试向量的存储空间，辅助实现一次性将全部测试向量加载进来，从而可以提高测试效率，不用分次加载测试向量，分次测试，降低了测试成本；另一方面，控制芯片和dram芯片属于同一存储设备，且采用了垂直堆叠的结构形式，可以利用例如tsv信号互联方式，从而可以较为快速地从dram芯片中读取测试向量，进一步加快了测试速度。同时，利用控制芯片中的bist电路来实现控制芯片的测试，可以降低对ate的依赖程度，只需要少量的da通道即可实现对ate对控制芯片的间接测试，不会受限于存储设备外围引脚的数量。
137.图10实施例中，bist电路设置于控制芯片1中，图10实施例中的控制芯片1可以包括gpu/cpu/soc等，控制芯片2可以是base/logic die。
138.图11实施例与图10实施例的区别在于，图10实施例中，控制芯片1和控制芯片2与各个dram芯片均是垂直堆叠的，而在图11实施例中，控制芯片1及其bist电路可以通过tsv转接板实现与垂直堆叠的控制芯片2和各个dram芯片之间的水平互联。
139.图12实施例中，可以将bist电路设置于控制芯片2中，且控制芯片1和控制芯片2与各个dram芯片均是垂直堆叠的。图13实施例与图12实施例的区别在于，在图13实施例中，控制芯片1可以通过tsv转接板实现与垂直堆叠的控制芯片2及其bist电路和各个dram芯片之间的水平互联。
140.上述图10-13实施例中，bist电路可以用于实现对包括gpu/cpu/soc等的控制芯片1或者base/logic die控制芯片2的测试，其测试方式可以参照其他实施例，也是从第一目标存储器芯片(例如dram芯片0-3)中读取第一测试向量。
141.在另一些实施例中，各个dram芯片例如dram芯片0-3以及控制芯片均可以水平分布在存储设备的基底(substrate)之上。bist电路也可以实现对控制芯片的测试，其测试方式可以参照其他实施例，也是从第一目标存储器芯片(例如dram芯片0-3)中读取第一测试向量。
142.图14示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
143.图14实施例与上述图9实施例的不同之处在于，还可以将bist电路设置于任意一个dram芯片中，这里以设置于dram芯片3为例进行举例说明，将dram芯片0-2作为第一测试向量的存储空间，dram芯片3中的bist电路从dram芯片0-2中读取第一测试向量，再将其发送给控制芯片，对控制芯片实现测试，其他测试方式与上述实施例类似。
144.图15实施例与图14实施例的不同之处在于，图15实施例中包括控制芯片1和控制芯片2，且控制芯片1和控制芯片2与各个dram芯片依次垂直堆叠。
145.图16实施例与图15实施例的不同之处在于，图16实施例中控制芯片1与控制芯片2
之间通过tsv转接板实现水平互联，bist电路仍然假设设置于dram芯片3中。
146.在上述实施例中，均假设第一目标存储器芯片与控制芯片属于同一存储设备，在其他实施例中，第一目标存储器芯片和控制芯片可以属于不同的存储设备中，例如假设第一目标存储器芯片属于存储设备1，控制芯片属于存储设备2，当控制芯片中的bist电路需要对存储设备2中的控制芯片实现测试时，可以从存储设备1中的第一目标存储器芯片读取第一测试向量进行测试。可以预先利用ate或者存储设备2中的bist电路对存储设备1中的各个存储器芯片进行测试，然后将存储设备1中的空闲存储器芯片作为第一目标存储器芯片，用于存储第一测试向量。
147.在其他实施例中，存储设备1也可以包括控制芯片，存储设备1的控制芯片中也可以设置有bist电路，存储设备1中的控制芯片中的bist电路也可以实现对存储设备1中的控制芯片的测试。
148.在另一些实施例中，存储设备1中也可以包括控制芯片，存储设备1的控制芯片中可以没有bist电路，此时也可以复用存储设备2中的bist电路并行实现对存储设备1中的控制芯片的测试，由此可以提升存储设备1和存储设备2的控制芯片的测试效率，降低存储设备1的电路占用体积，实现bist电路的复用。
149.需要说明的是，存储设备1也可以包括多个存储设备，第一目标存储器芯片包括多个存储器芯片，这多个存储器芯片可以分布于这多个存储设备上，此时，该多个存储设备中可以部分包括bist电路，部分不包括bist电路，或者全部不包括bist电路，不包括bist电路的存储设备1则可以复用包括bist电路的存储设备2中的bist电路用于实现对其控制芯片的测试。
150.图17示意性示出了根据本公开一实施例的控制芯片的测试方法的流程图。
151.如图17所示，与上述实施例的不同之处，本公开实施例还可以包括以下步骤。
152.在步骤s1710中，读取存储于自动测试设备中的第二测试向量。
153.本公开实施例中，可以将部分测试向量存储至第一目标存储器芯片中，也可以将另一部分测试向量存储至ate的内部记忆体空间中，这里称之为第二测试向量。由此可以进一步扩大向量的存储空间。
154.在步骤s1720中，将所述第二测试向量发送至所述控制芯片。
155.本公开实施例中，在测试控制芯片时，ate或者bist电路可以从ate内部记忆体空间读取存储的第二测试向量，然后再将其发送给控制芯片。
156.在步骤s1730中，接收所述控制芯片响应于所述第二测试向量返回的第二输出信息。
157.类似地，控制芯片接收到第二测试向量后，经过处理，会生成第二输出信息，并返回至ate或者bist电路中。
158.在步骤s1740中，根据所述第二输出信息及其对应的第二测试向量，获得所述控制芯片的第二测试结果。
159.本公开实施例中，ate或者bist电路将第二输出信息与第二测试向量或者与第二测试向量对应的参考数据进行比较，即可获得控制芯片的第二测试结果。其中，第一测试结果和第二测试结果均是控制芯片的测试结果的组成部分。
160.例如，如图18所示，可以将ate机台的记忆体空间和dram芯片0-2均作为用于测试
控制芯片的测试向量的存储空间，ate进行控制芯片的测试时，既可以从dram芯片0-2读取第一测试向量，也可以从ate机台读取第二测试向量。然后，ate可以将第一测试结果和/或第二测试结果发送至dram芯片3进行存储。
161.在示例性实施例中，所述方法还可以包括：将所述控制芯片的第一测试结果发送至第三目标存储器芯片中进行存储。在其他实施例中，也可以将第二测试结果发送至第三目标存储器芯片中进行存储。这里的第三目标存储器芯片可以是任意的用于存储部分或者全部测试结果的存储器芯片。这样，通过利用其它的存储器芯片来存储部分或者全部测试结果，在测试过程中，不会由于产生大量的测试结果而影响测试向量的存储，从而可以进一步提升测试速度。
162.在示例性实施例中，所述控制芯片、所述第一目标存储器芯片和所述第三目标存储器芯片可以属于同一存储设备。
163.在示例性实施例中，所述第一目标存储器芯片和所述第三目标存储器芯片可以依次垂直堆叠于所述控制芯片之上或者之下。例如，如图18所述。利用位于同一stack中的存储器芯片实现对测试向量和测试结果的存储，可以较大地缩短bist电路和各存储器芯片之间地数据传输路径，降低数据传输延迟，进而较大地提升测试效率。
164.在图19的实施例中，假设将ate机台内的记忆体空间和dram芯片0-2作为测试向量的存储空间，将dram芯片3作为第三目标存储器芯片，用于存储控制芯片的测试结果，例如假设bist电路将上述第一测试结果和/或第二测试结果发送至dram芯片3中进行存储。
165.类似地，虽然图19实施例中的dram芯片0-3采取了垂直堆叠于控制芯片上的结构形式，但结合以上实施例可知，本公开并不限定于此，其可以采用以上任何一种结构形式，图19的实施例只是用于说明可以在利用部分存储器芯片和ate机台存储测试向量的同时，也可以利用另一部分存储器芯片存储测试结果。
166.在其他实施例中，bist电路也可以将第一测试结果发送至ate进行存储，这样后续不需要再从第三目标存储器芯片中进行读取。
167.可以理解的是，可以将任意空闲的ate机台的记忆体空间、存储器芯片指定用于存储测试向量，也可以将任意空闲的ate机台的记忆体空间、存储器芯片指定用于存储测试结果，并不限于上述举例说明。
168.图20示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
169.在图20实施例中，第一目标存储器芯片、控制芯片所在的第二目标存储器芯片和第三目标存储器芯片分属于不同的存储设备，例如分别属于存储设备1、存储设备2和存储设备3。ate对存储设备2中的控制芯片进行测试时，可以从存储设备1中的第一目标存储器芯片读取第一测试向量，当获得第一测试结果之后，ate可以将第一测试结果发送至存储设备3中的第三目标存储器芯片中进行存储。采用分属于不同存储设备的存储器芯片来存储测试向量和测试结果，可以进一步扩大向量的存储空间。
170.图21示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
171.在图21实施例中，第一目标存储器芯片、控制芯片所在的第二目标存储器芯片和第三目标存储器芯片分属于不同的存储设备，例如分别属于存储设备1、存储设备2和存储设备3。存储设备2中的控制芯片中的bist电路对存储设备2的控制芯片进行测试时，可以从存储设备1中的第一目标存储器芯片读取第一测试向量，当获得第一测试结果之后，存储设
备2中的控制芯片中的bist电路可以将第一测试结果发送至存储设备3中的第三目标存储器芯片中进行存储。采用分属于不同存储设备的存储器芯片来存储测试向量和测试结果，可以进一步扩大向量的存储空间。
172.需要说明的是，图21实施例中的存储设备1和存储设备3也可以分别包括多个存储设备1和多个存储设备3，第一目标存储器芯片和第三目标存储器芯片也都可以分别包括多个存储器芯片，第一目标存储器芯片中的多个存储器芯片可以分布于多个存储设备1中，第三目标存储器芯片中的多个存储器芯片可以分布于多个存储设备3中。
173.图22示意性示出了根据本公开一实施例的控制芯片的测试方法的示意图。
174.在图22实施例中，第一目标存储器芯片和第三目标存储器芯片可以同属于同一存储设备(例如图22中的存储设备1)，控制芯片及其内设置的bist电路可以位于另一存储设备(例如图22中的存储设备2)。
175.在另一些实施例中，也可以第三目标存储器芯片与控制芯片属于同一存储设备，第一目标存储器芯片可以位于另一存储设备。在又一些实施例中，可以第一目标存储器芯片和控制芯片位于同一存储设备，第三目标存储器芯片位于另一存储设备，等等。也可以复用存储设备2中的bist电路并行地测试存储设备1中的控制芯片。
176.本公开实施方式提供的控制芯片的测试方法，一方面，利用已经经过测试的存储器芯片来实现分布式存储用于测试控制芯片的测试向量，扩大向量存储空间；另一方面，采用bist技术实现控制芯片的自我测试，可以降低测试成本，缩短测试所需时间，可以实现可测性设计的自动化，自动实现测试算法，达到高测试质量、低测试成本的目的。其次由于bist电路邻近被测试的控制芯片而轻易实现全速测试，从而覆盖更多生成缺陷，减少测试时间。它还可以针对每一个存储单元提供自诊断和自修复功能。
177.图23示意性示出了根据本公开一实施例的控制芯片的测试装置的示意图。如图23所示，本公开实施例中，测试装置2可以包括：第一测试向量读取单元21、第一测试向量发送单元22、第一输出信息接收单元23以及第一测试结果获得单元24。其中，第一测试向量读取单元21可以用于读取存储于第一目标存储器芯片3中的第一测试向量。第一测试向量发送单元22可以用于将所述第一测试向量发送至所述控制芯片1。第一输出信息接收单元23可以用于接收所述控制芯片1响应于所述第一测试向量返回的第一输出信息。第一测试结果获得单元24可以用于根据所述第一输出信息及其对应的第一测试向量，获得所述控制芯片1的第一测试结果。
178.在示例性实施例中，所述控制芯片1和所述第一目标存储器芯片3可以属于同一存储设备。在示例性实施例中，所述第一目标存储器芯片3可以垂直堆叠于所述控制芯片1之上或者之下。
179.在示例性实施例中，所述控制芯片1可以属于第二目标存储器芯片，所述第一目标存储器芯片3和所述第二目标存储器芯片的类型可以相同或者不同。
180.在示例性实施例中，测试装置2还可以包括：第二测试向量读取单元，可以用于读取存储于自动测试设备中的第二测试向量；第二测试向量发送单元，可以用于将所述第二测试向量发送至所述控制芯片；第二输出信息接收单元，可以用于接收所述控制芯片响应于所述第二测试向量返回的第二输出信息；第二测试结果获得单元，可以用于根据所述第二输出信息及其对应的第二测试向量，获得所述控制芯片的第二测试结果。
181.在示例性实施例中，测试装置2还可以包括：第一测试结果存储单元，可以用于将所述控制芯片的第一测试结果发送至第三目标存储器芯片中进行存储。
182.在示例性实施例中，测试装置2还可以包括：第一控制指令发送单元，可以用于当所述控制芯片测试完成时，向所述第三目标存储器发送第一控制指令；第一测试结果接收单元，可以用于接收所述第三目标存储器响应于所述第一控制指令返回的所述控制芯片的第一测试结果。
183.在示例性实施例中，所述控制芯片、所述第一目标存储器芯片和所述第三目标存储器芯片可以属于同一存储设备。在示例性实施例中，所述第一目标存储器芯片和所述第三目标存储器芯片可以依次垂直堆叠于所述控制芯片之上或者之下。
184.在示例性实施例中，所述控制芯片可以属于第二目标存储器芯片，所述第一目标存储器芯片、所述第二目标存储器芯片和所述第三目标存储器芯片的类型可以相同或者不同。
185.在示例性实施例中，测试装置2还可以包括：测试向量获取单元，可以用于获取用于测试所述控制芯片的测试向量；第一测试向量转发单元，可以用于将至少部分用于测试所述控制芯片的测试向量作为所述第一测试向量存储于所述第一目标存储器芯片中。
186.在示例性实施例中，测试装置2还可以包括：当前状态获取单元，可以用于获取第四目标存储器芯片的当前状态；第四存储确定单元，可以用于若所述第四目标存储器芯片的当前状态为空闲状态，则将至少另一部分用于测试所述控制芯片的测试向量存储于所述第四目标存储器芯片中。
187.在示例性实施例中，测试装置2还可以包括：测试向量获取单元，可以用于获取用于测试所述控制芯片的测试向量；测试向量转储单元，可以用于将至少部分用于测试所述控制芯片的测试向量作为所述第一测试向量发送至所述控制芯片，以通过所述控制芯片确定所述第一目标存储器芯片，并将所述第一测试向量发送至所述第一目标存储器芯片中进行存储。
188.在示例性实施例中，测试装置2还可以包括：存储芯片测试单元，可以用于对所述第一目标存储器芯片进行测试；存储芯片修复单元，可以用于若所述第一目标存储器芯片测试失败，则对所述第一目标存储器芯片进行修复。在示例性实施例中，测试装置2可以设置于自动测试设备中。
189.进一步地，本公开实施例还提供一种电子设备，可以包括：一个或多个处理器；存储装置，用于存储一个或多个程序；当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如上述实施例中所述的方法。进一步地，本公开实施例还提供一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现如上述实施例中所述的方法。其他内容可以参照上述方法实施例。
190.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。