一种RapidIO交换芯片延时性能测量的方法与装置与流程

一种rapidio交换芯片延时性能测量的方法与装置
技术领域
1.本发明属于交换芯片延时性能测试技术领域，尤其是涉及一种rapidio 交换芯片延时性能测量的方法与装置。


背景技术：

2.rapidio协议是一种高性能嵌入式系统的互连技术，该技术主要作为系统内部互连，支持芯片到芯片和板到板通信，具有高带宽、低延时及高可靠性等优点，广泛应用于航天、航空和军事等领域。
3.为了测试rapidio交换芯片在实际应用中的传输延时性能，需要通过测试仪发送数据包到待测器件，并记录数据包在该器件的传输延时时间。
4.目前rapidio协议6.25gbps频点及以下的交换延时是通过rapidio协议测试仪的时间戳功能进行测试，测试仪可以发送和接收的报文进行时间戳标记，根据测试仪对同一报文接收和发送时间戳数值，进行差值计算得到报文在待测器件及传输线路上的延时时间。
5.随着rapidio互连技术的发展，rapidio交换芯片的系统带宽实现了巨大提升，支持1gbps到60gbps的性能水平，给rapidio协议延时测试仪的使用带来了局限性。
6.目前市场上没有rapidio协议3.0及以上版本的交换芯片延时测试仪，即当前rapdio交换芯片测试仪器只支持6.25gbps及以下频点的延时测试。因此无法利用rapidio协议的标准测试仪进行6.25gbps以上频点的交换延时测试。


技术实现要素：

7.有鉴于此，本发明旨在提出一种rapidio交换芯片延时性能测量的方法与装置，以解决利用现有的方法和装置无法进行6.25gbps以上频点的交换延时测试的问题。
8.为达到上述目的，本发明的技术方案是这样实现的：
9.本发明一方面提供了一种rapidio交换芯片延时性能测量的方法，以 rapidio交换芯片rtl代码作为待测对象dut；
10.dut包括数字电路代码和模拟电路代码，所述模拟电路代码包括serdes 模型，用于生成rapidio协议数据报文作为测试激励，并反应物理模拟电路的实际时序行为；所述数字电路代码在模拟电路代码相应的时钟节拍驱动下在dut中传输；
11.记录数字电路代码在交换芯片输入口s0_i第一拍数据报文上升沿对应的时间值t1和s1_i第一拍数据的上升沿对应的时间值t2，t2和t1的时间差为rapidio交换芯片的整个传输通路的延时时间。
12.进一步的，所述数字电路代码和模拟电路代码均由verilog hdl语言编写得到。
13.进一步的，该测试方法在eda仿真环境中执行测试。
14.进一步的，dtu包括两个端口，分别为port0端口和port1端口，port0 端口通过serdes高速通道线连接serdes模型，port0端口的输出端连接交换芯片输入口s0_i，输入端
连接交换芯片输出口s0_o的输出端，交换芯片输入口s0_i的输出端连接交换芯片输出口s1_o的输入端，交换芯片输出口 s1_o的输出端连接port1端口的输入端，交换芯片输出口s0_o的输入端连接交换芯片输入口s1_i的输出端，交换芯片输入口s1_i的输入端连接port1 端口输出端。
15.进一步的，所述port1的另一输出端和输入端通过serdes高速通道线环回连接。
16.本发明另一方面提供了一种rapidio交换芯片延时性能测量的装置，包括：
17.所述模拟电路代码模块，用于生成rapidio协议数据报文作为测试激励，并反应物理模拟电路的实际时序行为；
18.所述数字电路代码模块，在模拟电路代码模块相应的时钟节拍驱动下在 dut中传输；
19.时间记录模块，用于记录数字电路代码在交换芯片输入口s0_i第一拍数据报文上升沿对应的时间值t1和s1_i第一拍数据的上升沿对应的时间值 t2；
20.延时计算模块，用于计算t2和t1的时间差。
21.进一步的，所述模拟电路代码模块包括流量模型平台，所述流量模型平台通过serdes高速通道线与dut实现对接。
22.进一步的dtu包括两个端口，分别为port0端口和port1端口，port0 端口通过serdes高速通道线连接serdes模型，port0端口的输出端连接交换芯片输入口s0_i，输入端连接交换芯片输出口s0_o的输出端，交换芯片输入口s0_i的输出端连接交换芯片输出口s1_o的输入端，交换芯片输出口 s1_o的输出端连接port1端口的输入端，交换芯片输出口s0_o的输入端连接交换芯片输入口s1_i的输出端，交换芯片输入口s1_i的输入端连接port1 端口输出端。
23.进一步的所述port1的另一输出端和输入端通过serdes高速通道线环回连接。
24.相对于现有技术，本发明所述的rapidio交换芯片延时性能测量的方法与装置具有以下优势：
25.(1)本发明所述的rapidio交换芯片延时性能测量的方法与装置的待测对象由rtl设计代码替代，解决了现有测试仪无法支持rapidio交换芯片 6.25gbps以上频点延时测试的问题。
26.(2)本发明所述的rapidio交换芯片延时性能测量的方法与装置测量中发送的数据包格式更加灵活，主要在测试平台中通过代码配置serdes所支持的rapidio频点，可通过流量模型灵活生成延时测试的报文激励。
27.(3)本发明所述的rapidio交换芯片延时性能测量的方法与装置当延时测试结果与设计理论指标值不相符合时，可在仿真波形中追踪代码进行局部定位，并做出相应分析；可采用多次发送数据报文，除去最大值和最小值，平均数值更加接近实际延时结果。
附图说明
28.构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
29.图1为本发明实施例所述的rapidio交换芯片延时性能测量的方法与装置原理示意图。
具体实施方式
30.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
31.下面将参考附图并结合实施例来详细说明本发明。
32.如图1所示，一种rapidio交换芯片延时性能测量的方法，以rapidio 交换芯片rtl代码作为待测对象dut；
33.dut包括数字电路代码和模拟电路代码，所述模拟电路代码包括serdes 模型，用于生成rapidio协议数据报文作为测试激励，并反应物理模拟电路的实际时序行为；所述数字电路代码在模拟电路代码相应的时钟节拍驱动下在dut中传输；
34.serdes模型是从实际模拟电路中抽取而来，能够精确反应serdes模拟电路中的时序行为。
35.记录数字电路代码在交换芯片输入口s0_i第一拍数据报文上升沿对应的时间值t1和s1_i第一拍数据的上升沿对应的时间值t2，t2和t1的时间差为rapidio交换芯片的整个传输通路的延时时间。
36.所述数字电路代码和模拟电路代码均由verilog hdl语言编写得到。
37.该测试方法在eda仿真环境中执行测试。通过eda仿真工具对rapidio 设计代码进行延时性能仿真，所得延时结果与实际物理器件的延时结果相近
38.dtu包括两个端口，分别为port0端口和port1端口，port0端口通过 serdes高速通道线连接serdes模型，port0端口的输出端连接交换芯片输入口s0_i，输入端连接交换芯片输出口s0_o的输出端，交换芯片输入口s0_i 的输出端连接交换芯片输出口s1_o的输入端，交换芯片输出口s1_o的输出端连接port1端口的输入端，交换芯片输出口s0_o的输入端连接交换芯片输入口s1_i的输出端，交换芯片输入口s1_i的输入端连接port1端口输出端。
39.所述port1的另一输出端和输入端通过serdes高速通道线环回连接。
40.一种rapidio交换芯片延时性能测量的装置，包括：
41.所述模拟电路代码模块，用于生成rapidio协议数据报文作为测试激励，并反应物理模拟电路的实际时序行为；
42.所述数字电路代码模块，在模拟电路代码模块相应的时钟节拍驱动下在 dut中传输；
43.时间记录模块，用于记录数字电路代码在交换芯片输入口s0_i第一拍数据报文上升沿对应的时间值t1和s1_i第一拍数据的上升沿对应的时间值 t2；
44.延时计算模块，用于计算t2和t1的时间差。
45.所述模拟电路代码模块包括流量模型平台，所述流量模型平台通过 serdes高速通道线与dut实现对接。流量模型能够灵活发送各种类型的 rapidio协议报文。
46.dtu包括两个端口，分别为port0端口和port1端口，port0端口通过 serdes高速通道线连接serdes模型，port0端口的输出端连接交换芯片输入口s0_i，输入端连接交换芯片输出口s0_o的输出端，交换芯片输入口s0_i 的输出端连接交换芯片输出口s1_o的输入端，交换芯片输出口s1_o的输出端连接port1端口的输入端，交换芯片输出口s0_o的输入端连接交换芯片输入口s1_i的输出端，交换芯片输入口s1_i的输入端连接port1端口输出端。
47.所述port1的另一输出端和输入端通过serdes高速通道线环回连接。
48.本发明的目的是提供一种基于eda仿真工具的rapidio交换芯片延时测试方法，被测量的对象是rapidio交换芯片rtl代码，即待测设计(dut)。该dut是由verilog hdl语言编写的数字电路代码和模拟电路代码组成，其中模拟代码指serdes模拟部分，由serdes模型代替，能够精确反应物理模拟电路的实际时序行为，其余数字电路代码部分根据协议数据报文在相应时钟节拍驱动下在dut中传输，其传输路径的时间延时与实际芯片的延时结果相符。
49.原理如下：
50.如图1所示，流量模型平台(pkt_gen)通过serdes高速通道线与dut 实现对接。在eda仿真环境中，通过流量模型平台生成rapidio协议数据报文作为测试激励，并驱动到dut的port0端口。根据仿真波形中记录的核心交换输入口s0_i第一拍数据报文上升沿对应的时间值t1和s1_i第一拍数据的上升沿对应的时间值t2，计算t2和t1的时间差，可得到报文在被测试 rapidio交换芯片的整个传输通路的延时时间。
51.在该rapidio交换芯片延时的测试方法中，对于port1配置了serdes 高速通道线环回的方式，即图1中
⑦
，数据包从serdes1高速通道线tx发送出去，并自环回至高速通道线rx，这样保证了数据包传输了整个交换的完整路径。
52.流量模型平台发出一个数据包到dut的port0，配置单播路由转发至 port1，在仿真波形中记录核心交换输入口s0_i第一拍数据报文上升沿对应的时间戳值t1，数据包从port1经serdes1高速通道环回并传输回port1，配置单播路由转发至port0，在仿真波形中记录核心交换输入口s1_i第一拍数据的上升沿对应的时间戳值t2，数据包经port0传输到流量模型。
53.将上述测试得到的t2和t1做差值，即可求得rapidio交换芯片整个完整通路的延时时间t。
54.t1测试的传输路径是：流量模型
→
serdes0
→
待测设计的port0
→
核心交换s0_i口，即图中
①②③
；
55.t2测试的传输路径是：流量模型
→
serdes0
→
待测设计的port0
→
核心交换s0_i口
→
核心交换s1_o口
→
待测设计的port1
→
serdes1
→
serdes1高速通道自环回
→
待测设计的port1
→
核心交换s1_i口，即图中
①②③④⑤⑥⑦⑧⑨
；
56.则，与延时时间t对应的rapidio交换芯片完整传输路径是：
④⑤⑥⑦⑧⑨
。
57.本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及方法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
58.在本技术所提供的几个实施例中，应该理解到，所揭露的方法和系统，可以通过其它的方式实现。例如，以上所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。上述单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元
上。可以根据实际的需要选择其中的部分或者全部单元来实现本发明实施例方案的目的。
59.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。
60.以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。