专利名称：电压检测电路、电源通-断复位电路及半导体装置的制作方法
技术领域：
本发明系关于一种用于检测电源电压以及诸如此类的电压检测电路，一种电源通-断复位电路以及一种半导体装置。
背景技术：
近来，一种在宽广的电源电压范围内稳定地运行半导体装置的技术已经变得流行起来了，它是采用根据电源电压的值来改变内部电路工作的方法。为此，用以检测电源电压值的电压检测电路已变得十分重要。
下面参照图23～25来说明一种常规的电压检测电路。图23表示常规的电压检测电路的结构。图24表示在常规的电压检测电路中，电源电压与输出电压信号之间的关系。图25表示电源电压与电流消耗之间的关系。
首先，将说明电路结构。如图23所示，QP61系一P沟道型MOS晶体管，它的源极连至电源电压VDD并且它的栅极和漏极连至节点N61。QP62系一P沟道型MOS晶体管，它的源极连至节点N61并且它的栅极和漏极连至节点62。QP63-P沟道型MOS晶体管，它的源极连至节点N62并且它的栅极和漏极连至节点N63。Qn61系-N沟道型MOS晶体管，它的源极连至地电压VSS，它的栅极连至电源电压VDD并且它的漏极连至节点N63。QP64系一P沟道型MOS晶体管而Qn62系一N沟道型MOS晶体管，它们组成第一非门电路61。P沟道型MOS晶体管QP64的源极、栅极和漏极分别连至电压VDD，节点N63以及节点N64。节点N64连至第二个非门电路62的输入端。自节点N64向第二个非门电路62施加电压检测信号VDT60，该非门电路产生输出电压信号VOUT60。
电压检测电路的运作说明如下。如图24所示，从第二个非门电路62输出端获得的输出电压信号VOUT60的逻辑电压，在电源电压VDD低于4伏时变为“L”，而当VDD约为4伏时或者按预先确定的条件高于4伏时变为“H”。
这一结果是由于下述情况。由于P沟道型MOS晶体管QP61-QP63的门限电压，节点63的电势低于电源电压VDD。举例来说，电势变为2伏。
另一方面，由P沟道型MOS晶体管QP64与N沟道型MOS晶体管Qn62组成的第一非门电路61的阈值电平大约是电源电压VDD的二分之一。因此，当电源电压VDD约为4伏时，与第一非门电路61输入端连接的节点64的电势变为大约为2伏，因而节点64的逻辑电压或者电压检测信号VDT从“H”变为“L”，同时，作为第二个非门电路62输出的输出电压信号VOUT60的逻辑电压从“L”变为“H”。
电压检测电路的电流消耗将说明如下。如图24所示，当电源电压VDD约为4伏时，包含P沟道型MOS晶体管QP64与N沟道型MOS晶体管Qn62的第一非门电路61的输入端节点63具有一个在电源电压VDD与地电压VSS之间的中间电势。因而，P沟道型MOS晶体管QP64与N沟道型MOS晶体管Qn62都处于接通状态，即第一非门电路61暂时处于短路状态。流经N沟道型MOS晶体管Qn62的电流消耗In60的峰值约为0.6μA。即使在电源电压VDD不是4伏时，电流消耗In60为0.1μA或高于0.1μA，如图25所示。然而，在常规的电压检测电路中，当第一非门电路61输入的节点N63的电势具有在电源电压VDD及地电压VSS之间的中间电势时，P沟道型MOS晶体管QP64与N沟道型MOS晶体管Qn62两者都变为接通状态，即陷入暂时的短路状态，这导致电流消耗的增加，在其它状态下，整个电压检测电路的电流消耗也是大的。
基于这些问题，本发明的目的是提供一种电压检测电路，它在暂时的短路状态下能降低电流消耗的峰值并减少整个电路的电流消耗。
另一方面，当用电压检测电路检测一预先确定的电压时，用来立即停止装置运行的电源通/断复位电路，如逻辑电路或存储电路，可能在运行被立即中断时，会损坏存储电路中的存储数据。尽管在逻辑电路上是没有问题的，存储电路在每一读出之后需要数据重写(恢复或刷新)。为此原因，运行中很难合适地终止一个程序。
基于这些问题，本发明的另一目的是提供一种电源通/断复位电路，它能合适地终止一运行程序。发明的内容本发明包括电压检测电路，电源通/断复位电路以及半导体装置，它按下述构成。
权利要求1的本发明电压检测电路，其特征在于包含一第一MOS晶体管，它的栅极和漏极连至第一节点，一第二MOS晶体管，它的栅极和漏极分别连至第一节点和第三节点，一个连接于第一节点与第二节点之间的第一电阻元件，一个连接于第二节点与地电压端之间的第二电阻元件，一输入端连至第二节点，输出端是第四节点连接于第三节点与地电压端之间的第一非门电路以及一输入端连至第四节点，输出端为第五节点的第二非门电路。
权利要求2的本发明的电压检测电路包含一栅极和漏极连至第一节点的第一MOS晶体管，一栅极和漏极分别连至第一节点和第三节点的第二MOS晶体管，一连接于第一节点与第二节点之间的第一电阻元件，一连接于第二节点与地电压端之间的第二电阻元件，一输入端连至第二节点，输出端为第四节点的第一非门电路，一输入端连至第四节点，输出端是第五节点，连接于第三节点与地电压端之间的第二非门电路，以及栅极连至第五节点的第三MOS晶体管，它连接于地电压端或电源电压端与第四节点之间。
本发明权利要求3系指本发明权利要求2中所述第一、第二和第三MOS晶体管为P沟道型MOS晶体管并且第三MOS晶体管的源极连至电源电压端。
本发明权利要求4包括一第一电压检测电路，它检测一第一电压并输出一第一信号以及一第二电压检测电路，它检测一比第一电压低的第二电压并输出一第二信号，其中第一电压检测电路包括一栅极和漏极连至第一节点的第一P沟道型MOS晶体管，栅极和漏极分别连至第一节点和第三节点的第二P沟道型MOS晶体管，连接于第一节点与第二节点之间的第一电阻元件，连接于第二节点及地电压之间的第二电阻元件，一输入端为第二节点，输出端为第四节点，连接于第三节点与地电压端之间的非门电路，以及连接于地电压端或电源电压端与第四节点之间的第三MOS晶体管，它的栅极被施以第二电压检测电路的第二信号。
本发明权利要求5的特征在于，在本发明之权利要求4中，由第二电压检测电路输出的第二信号仅当电源接通时才被输出。
本发明权利要求6具有一种结构，即在本发明权利要求4中，第二电压检测电路输出的第二信号仅在电源接通后的某段时间中被输出。
本发明权利要求7的电压检测电路包括一栅极和漏极连至第一节点的第一P沟道型MOS晶体管，一栅极和漏极分别连至第一节点和第三节点的第二P沟道型MOS晶体管，一连接于第一节点与第二节点之间的第一电阻元件，一连接于第二节点及地电压端之间的第二电阻元件，一栅极连接至第二节点的N沟道型MOS晶体管以及一输入端为第三节点，输出端为第四节点的第一非门电路。
本发明权利要求8系指在本发明权利要求7中，第一电阻元件系一N沟道型MOS晶体管。
本发明权利要求9的电源通/断复位电路包括一第一电压检测电路，它检测一第一电压并输出一第一信号以及当电源电压等于或低于第一电压时，阻止执行新的运行程序。
本发明权利要求12的电源通/断复位电路包括一检测一第一电压并输出一第一信号的第一电压检测电路以及一检测低于第一电压的第二电压、输出一第二信号的第二电压检测电路，以在电源电压等于或低于第一电压时，阻止执行新的运行程序，以及在电源电压等于或低于第二电压时，立即停止运行。
本发明权利要求13的电源通/断复位电路包括一检测第一电压并输出一第一信号的第一电压检测电路以及一检测低于第一电压的第二电压并输出一第二信号的第二电压检测电路，其中，电源电压从第一电压降至第二电压的时间比预先确定的运行程序完成时间要长。
权利要求14的电压检测电路包括一第一电压检测电路，该电路(a)检测一第一电压并输出一第一信号，(b)仅在电源接通时输出第一信号，以及(c)在电源接通后的某段时间输出第一信号，一检测一第二电压并输出一第二信号的第二电压检测电路，一检测一第三电压高于第二电压的第三电压检测电路，一检测一第四电压高于第三电压并输出一第四信号的第四电压检测电路，一选择电路，它选择第三信号或第四信号并输出一第五信号，一第一控制电路，它产生一第一信号和第二信号的或输出，以及一第二控制电路，它产生第一信号与第五信号的或输出。
权利要求15通/断复位电路包含一电压检测电路，它检测一第一电压及一第二电压高于第一电压并输出一第一信号，其中，当电源电压上升时，第一信号系以第二电压发送水电压降低时，系以第一电压发送，当电源电压等于或低于所传送的第一信号电压时，阻止执行新的运行程序。
本发明权利要求16的电源通/断复位电路包括一检测一第一电压及一高于第一电压的第二电压并输出一第一信号的第一电压检测电路以及一检测低于第一电压的第三电压并输出一第二信号的第二电压检测电路，其中，当电源电压上升时，第一信号以第二电压发送，当电源电压下降时，以第一电压发送，当电源电压等于或低于所传送的第一信号电压时，阻止执行新的运行程序，而当电源电压等于或低于第三电压时，立即停止运行。
权利要求17的电源通/断复位电路包括一检测一第一电压及一高于第一电压的第二电压并输出一第一信号的第一电压检测电路，以及一检测一低于第一电压的第三电压并输出一第二信号的第二电压检测电路，其中，当电源电压上升时，第一信号系以第二电压发送，当电源电压下降时，以第一电压发送，而且电源电压从第一电压降至第三电压的时间要比预先确定的运行程序的完成时间要长。
本发明权利要求18的半导体装置包括权利要求9的电源通/断复位电路以及一非易失性存贮器，当电源电压等于或低于权利要求9中的第一电压时，半导体器件不运行非易失性存储器。
本发明权利要求19的半导体装置包括权利要求12的电源通/断复位电路以及一非易失性存贮器，当电源电压等于或低于权利要求12中的第二电压时，半导体器件不运行非易失性存储器。
本发明权利要求20的半导体装置包括权利要求15中的电源通/断复位电路以及一非易失性存贮器，当电源电压等于或低于所传输的权利要求15中的第一信号电压或等于或低于第三电压时，半导体装置不运行非易失性存贮器。
本发明权利要求21的半导体装置包括权利要求16的电源通/断复位电路以及一非易失性存贮器，当电源电压等于或低于所传输的权利要求12中的第一信号电压或等于或低于第三电压时，半导体器件不对非易失性存贮器起作用。
权利要求1～8及14的本发明系电压检测电路，该电路降低电流消耗量峰值并获得一稳定的电压检测信号。还可获得另外的效果，即使在低电压下接通电源，也能得到稳定的电压检测信号。
本发明权利要求9、12及13的电源通/断复位电路具有当电源接通时，不会错误地起动一个新的运行程序以及当电源断开时，能正确地执行一运行终止程序的效果。
权利要求15、16及17的本发明对电源通/断复位电压应用电压滞后的方法，对于电源电压波动的情况，具有获得运行稳定的效果。
权利要求18、19、20及21的本发明对电源通/断复位电压应用电压滞后的方法，对于电源电压波动的情况，具有获得运行稳定的效果。因此防止了非易失性存贮器的误操作，它是受这一信号控制的。
图的简要说明
图1表示本发明第1实施例的电压检测电路的结构。
图2表示本发明第1实施例电源电压与输出电压信号之间的关系。
图3表示本发明第1实施例电源电压与电流消耗之间的关系。
图4表示本发明第2实施例电压检测电路的结构。
图5表示本发明第3实施例电压检测电路的结构。
图6表示本发明第3实施例当电源接通时输出信号的波形。
图7表示本发明第4实施例电压检测电路的结构。
图8表示本发明第4实施例电源电压与输出电压信号间的关系。
图9表示本发明第5实施例电源通/断复位电路的结构。
图10表示本发明第5实施例电源通/断复位电路的结构。
图11表示本发明第5实施例电源通/断复位电路的结构。
图12表示本发明第5实施例电源通/断复位电路运行时序图。
图13表示本发明第6实施例电源通/断复位电路结构图。
图14表示本发明第6实施例运行时序图。
图15表示本发明第6实施例运行时序图。
图16表示本发明第7实施例电源通/断复位电路的结构。
图17表示本发明第8实施例电源通/断复位电路的结构。
图18表示本发明第8实施例电源通/断复位电路工作时序图。
图19表示本发明第9实施例电源通/断复位电路工作时序图。
图20表示本发明第9实施例电源通/断复位电路工作时序图。
图21表示本发明第10实施例电源通/断复位电路控制的一半导体装置强介质存贮单元配置的非易失性强介质存贮器的电路结构。
图22表示本发明第10实施例强介质存贮单元工作时序图。
图23表示一常规的电压检测电路结构。
图24表示常规的电压检测电路的输出电压信号与电源电压之间的关系。
图25表示常规的电压检测电路的电流消耗与电源电压之间的关系。(参照编号之说明)QP11-QP64 P沟道型MOS晶体管Qn11-Qn62 N沟道型MOS晶体管VDD电源电压VSS地电压11-31 非门电路N11-N64节点VDT10-VDT60电压检测信号VOUT10-VOUT60 输出电压信号In10-In60 消耗电流BL1/BL 位线及其信号WO0-WL255 字线及其信号CO0-CP255 单元极电极及其信号BP 位线预充电控制信号SAE读出放大器控制信号本发明的较佳实施例本发明的各实施例将于下述说明。(实施例1)图1表示本发明第一实施例电压检测电路的结构(相应于权利要求1，2及3)，图2表示电源电压与输出电压信号间的关系，图3表示电源电压与电流消耗间的关系。
本实施例的结构将说明如下，图1中，QP11-QP16为P沟道型MOS晶体管，Qn11及Qn12为N沟道型MOS晶体管以及11与12为非门电路。
P沟道型MOS晶体管QP11的源极连至电源电压VDD，其栅极与漏极连至节点N11，P沟道型MOS晶体管QP12的源极连至电源电压VDD，其栅极与漏极分别连至节点N11和节点N13。P沟道型MOS晶体管QP14及QP15在节点N11与节点N12之间互相串联连接。N沟道型MOS晶体管Qn11连接于节点12与地电压VSS之间。串联连接的P沟道型MOS晶体管QP14及QP15以及N沟道型MOS晶体管Q11系作为电阻元件。一输入端为节点N12及输出端为节点N15的非门电路连接于节点N13与地电压VSS之间。非门电路11是将P沟道型MOS晶体管QP13与N沟道型MOS晶体管Qn12串联连结而形成的。非门电路12的输入端连至节点N15而非门电路12的输出端输出一信号VOUT10。一个栅极施加VOUT10信号的P沟道型MOS晶体管QP16连接于节点N15及电源电压VDD之间。
如图2所示，本实施例是这样设计的，即当电源电压VDD约为3.5伏或低于3.5伏时，信号VOUT10的输出逻辑电压变为“L”，当电源电压约为3.5伏或高于3.5伏时，逻辑电压变为“H”。
关于本实施例的电流消耗，如图3所示，当电源电压VDD约为3.5伏时，第二节点N12的电势变为地电压VSS与第三节点N13电压之间的一个中间电势。因此，P沟道型MOS晶体管QP13与N沟道型MOS晶体管Qn12两者均处于导通状态，即第一非门电路11陷入暂时的短路状态，其中电流值变得最大。然而，电流值的增加被P沟道型MOS晶体管QP12降低，所以流经晶体管Qn12的消耗电流In10的峰值为0.05μA。即使是电源电压不是3.5伏左右，消耗电流In10不会超过0.1μA。
由于P沟道型MOS晶体管QP12的电流值变得差不多与P沟道型MOS晶体管QP11的电流值一样，可以用增加电阻值的方法来减少流经P沟道型MOS晶体管QP11及QP12的电流。
把P沟道型MOS晶体管QP12的驱动能力做得等于或低于P沟道型MOS晶体管QP11，可以更进一步地减少P沟道型MOS晶体管QP12的电流消耗IP10。
因而，在本发明中，在工作电源电压内，电流消耗可减至0.1μA或更低。
此外，P沟道型MOS晶体管QP16使节点15处于闭锁状态，因而稳定了信号VOUT10。(实施例2)图4表示本发明第二实施例电压检测电路的结构(相应于权利要求4)。
在本实施例中，增添了一个能检测比第一实施例更低电压的电压检测电路41，在低电压下电压检测电路41的逻辑电压为“H”的输出信号VDT20送至P沟道型MOS晶体管QP17的栅极，此晶体管QP17连接于节点15与电源电压VDD之间。本实施例防止图1所示线路在大约1.5伏时变得不稳定，如图2所示。通过应用电压检测电路的信号，该电路可以检测比电路自身电压更低的电压，其结果，这一电路可在低电压下，特别是当电源接通时，能够取得稳定的运行。(实施例3)图5示出了本发明第三实施例电压检测电路的结构(相应于权利要求5及6)，以及图6示出了当电源接通时输出信号的波形。
本实施例可用于第二实施例的电压检测电路41。P沟道型MOS晶体管QP21～QP24的源极，晶体管QP21与QP24的栅极连至电源电压VDD。晶体管QP21～QP22的漏极以及晶体管QP22～QP23的栅极连至节点N21，晶体管QP23～QP24的漏极连至节点N23，P沟道型MOS晶体管QP25的源极连至节点N21而其栅极与漏极连至节点N22，一电阻R21连于节点N22与地电压VSS之间。栅极为节点N23的N沟道型MOS晶体管Qn21通过电阻R22连于电源电压VDD与节点N23之间，电容器C21连于节点N23与地电压VSS之间，栅极为地电压VSS的P沟道型MOS晶体管QP26与栅极为节点N26的P沟道型MOS晶体管QP27在节点N23与N24之间互相并联连接，输入为节点N24输出为节点N26的非门电路21与输入为节点N26输出为信号VDT20的非门电路22串联连接，电容器C22连接于节点N24与地电压VSS之间，N沟道型MOS晶体管Qn22的栅极与源极连至节点N24而其漏极连至节点N25。P沟道型MOS晶体管QP28的源极连至节点N24，其栅极和漏极连至节点N25。电阻R23连接于节点N25与电源电压VDD之间。
在此电路中，与电容器C21相连的节点N23通过P沟道型MOS晶体管QP23提供充电，其电流受到限制。可以将节点N23看做一个电压源，其电压上升缓慢。非门电路21接受取决于节点23充电电压的节点N24的电压，并输出电压至节点N26。节点N22接受电压并输出电压检测信号VDT20。非门电路21的开关电压电平设置为高电平。由于节点N23的电压缓慢地上升，电压检测信号VDT20在电源电压VDD接通t1时间之后上升，如图6所示。时间t1取决于电容器C21与P沟道型MOS晶体管QP23之间的电流大小以及电容器C22与P沟道型MOS晶体管QP26之间的电流大小。
这一电路的特征在于，电压检测信号VDT20在电源电压接通时输出，而在电源电压断开时则不输出。
对于第二实施例的电压检测电路41，应用本实施例作为一种电压检测电路或作为一种电源通/断复位电路，使其能在电源接通时实现稳定运行。(实施例4)图7示出本发明第4实施例电压检测电路结构(相应于权利要求7及8)，图8示出电源电压与输出电压信号间的关系。
首先，本实施例的结构将说明如下。图7中，QP11和QP12系P沟道型MOS晶体管，Qn11～Qn13系N沟道型M0S晶体管，31为一非门电路。
P沟道型MOS晶体管QP11的源极连至电源电压VDD，而其栅极与漏极连至节点N11。P沟道型MOS晶体管QP12的源极连接至电源电压VDD而其栅极和漏极分别连接至节点N11和节点13。N沟道型MOS晶体管Qn12连接于节点N11与节点N12之间。N沟道型MOS晶体管Qn11连接于节点N12与地电压VSS之间，栅极为节点N12的N沟道型MOS晶体管Qn13连接于节点N13与地电压VSS之间。非门电路31的输入端连接至节点N13，其输出端输出信号VOUT30。
如图8所示，本实施例如此运行，即当电源电压VDD大约小于2伏时，运行信号VOUT30的逻辑电压变为“L”，而当电源电压VDD约为2伏或高于2伏时，变为“H”。
在本实施例中，电源电压VDD用P沟道型MOS晶体管QP11的阀值降低并由N沟道型MOS晶体管Qn12与Qn11分压。分压电压输出至节点N12。节点N12上的电压使N沟道型MOS晶体管Qn13可接通及断开，从而确定信号VOUT30。因此，低电压检测信号可以从N沟道型MOS晶体管Q12和Q11之间电源电压的分压上获得。另一电压检测信号可以用改变N沟道型MOS晶体管Qn12及Qn11间分压比例的办法获得，或者可以提供一附加的节点，用连接另一N沟道型MOS晶体管与晶体管Qn11和Qn12串联连接的方法，提供一个与节点N12上不同的分压电压。此外，此电路可这样构成，使N沟道型MOS晶体管Qn12的电流大小可以用更换其熔丝或诸如此类的办法予以更新。本实施例并不要求大功耗，它适用于第二实施例的电路41。(实施例5)图9，图10及11示出本发明第5实施例电源通/断复位电路的结构(相应于权利要求9)。图12示出了运行的时序图。图中，VDD，CLK，CE及ICE分别代表电源电压，基准时钟，控制信号及内部控制信号。
本实施例包括一输出一电压检测信号VDT21的电压检测电路43，一输出一基准时钟CLK的基准时钟产生电路47，一根据电压检测信号VDT21和控制信号(sic)CLK输出一控制信号CE的控制信号CE产生电路48以及一根据控制信号CE输出一内部控制信号ICE的内部控制信号ICE产生电路49。本实施例当电压等于或低于电压检测信号VDT21检测的电压时，阻止执行新的运行程序并完成进行中程序。
当电源电压等于或高于由电压检测信号VDT21检测的电压时，控制信号CE具有与基准时钟CLK相反的相位。另一方面，当电源电压低于电压检测信号VDT21检测的电压时，控制信号CE具有一逻辑电压“H”。图11示出一电路，它使进行中程序完成并产生一脉冲信号，该信号距控制信号CE的后沿有一定时延。
当电源电压等于或高于由电压检测信号VDT21检测的电压时，内部控制信号ICE具有与外部输入控制信号CE相同的波形。当电源电压在时间t6变得低于电压检测信号VDT21时，内部控制信号ICE的逻辑电压保持为“L”，即使是外部输入控制信号CE的逻辑电压变为“H”，在时间t6达到“H”。即使当外部输入控制信号CE的逻辑电压在t8时变为“L”，内部控制信号ICE的逻辑电压保持于“H”。
在电源通/断复位的这一运行中，即使是电源电压降低，也能够完成一进行中程序，同时阻止执行新的运行程序。因而，本电路可供强介质存贮器应用，这是一种永久存贮器，它要求数据重写。(实施例6)图13示出本发明第6实施例电源通/断复位电路之结构(相应于权利要求12及13)，图14及图15示出运行的时序图。
本发明包括两个分别输出电压检测信号VDT30及VDT31的电压检测电路42及43。电压检测信号VDT30检测一较电压检测信号VDT31低的电压。当电压等于或低于由电压检测信号VDT31(图15中的t10)检测的电压时，阻止执行新的运行程序，而当电压等于或低于电压检测信号VDT30(图14中的t13)检测的电压时，立即停止运行。此外，在电源电压从电压检测信号VDT31降低至电压检测信号VDT30之前，确保一定时间，供完成进行中程序。
在此电路中，电压检测电路42的电压检测信号VDT30控制WL(字线信号)-CP(单元板线信号)-SAE(读出放大器使能信号)控制电路44，而电压检测电路43的电压检测信号VDT31控制ICE(内部控制信号)控制电路45。
在图14中，VDD、CE，ICE及WL分别代表电源电压，外部输入控制信号，内部控制信号及字线信号。当电源电压VDD等于或高于电压检测信号VDT31检测的电压时，内部控制信号ICE与外部输入控制信号CE按同样方式运行。当在时间t11，电源电压VDD变得等于电压检测信号VDT31时，即使外部输入控制信号CE的逻辑电压为“L”，当电源电压VDD变得等于或低于电压检测信号VDT30时，内部控制信号ICE保持其逻辑电压为“L”直至时间t13，然后变为“H”，当电源电压VDD变得等于或低于电压检测信号VDT30时，字线信号WL立即使运行终止。因此，当电源接通时和在其它情况下，字线信号WL的逻辑电压不失误地设定为“L”，以阻止执行强介质存贮器中存储单元的错误运行。(实施例7)图16示出本发明第7实施例电源通/断复位电路的结构(相应于权利要求14)。本实施例包括第3实施例的电源接通复位电路41，它输出电压检测信号VDT20，分别输出电压检测信号VDT30和VDT31的第4实施例的电压检测电路42和43，输出电压检测信号VDT10的第1实施例的电压检测电路40，一3V/5V型开关电路46，WL(字线信号)-CP(单元板线信号)-SAE(读出放大器使能信号)控制电路44以及ICE(内部控制信号)控制电路45。控制电路44，例如是由电压检测信号VDT20与VDT30的或信号进行控制的，同时，电压检测信号VDT31或VDT10由3V/5V型开关电路46进行选择。例如，电压检测信号VDT31被选择于3V型的装置。电压检测信号VDT10被选择于5V型的装置，控制电路45是由所选择的信号与电压检测信号VDT20的或信号进行控制的。本实施例是上述各实施例的一项应用，同时可以使用3V型和5V型的两种装置，因而在电源通或断时，完全保护非易失性存贮器，诸如强介电存贮器中的数据。(实施例8)在第8实施例中，第5实施例的电压检测信号VDT21有电压滞后。图17示出本发明第8实施例电路结构(相应于权利要求15)，图18示出电源通/断复位电路的工作时序图。在这些图中，VDD，CE及ICE分别代表电源电压，外部输入控制信号以及内部控制信号。
本实施例包括一电压检测电路，它检测检测电压VDT30与VDT31并产生电压检测信号DT21，该信号系由电压检测信号DT30及DT31检测的并具有电源电压滞后(图17中所示电路54)。当电压检测信号DT21的逻辑电压为“H”时，阻止执行新的运行程序。
内部控制信号ICE具有一固定的时间段，它开始于电压检测信号DT21与外部输入控制信号CE的或信号的逻辑电压变为“L”这一点。简言之，内部控制信号ICE保持其逻辑电压为“L”并经历一固定的时段，即使外部输入控制信号CE的逻辑电压变为“H”。
在这一运行电源通/断复位中，即使电源降低，一进行中程序仍能完成，并且可以阻止执行新的运行程序。因而，对于要求重写数据的非易失性存贮器的强介存贮器，它得到了有效的应用。此外，由于带有电源电压滞后的电压检测信号DT21通过两个电压检测信号DT30及DT31输出，对于电源电压的波动而言，输出的电压检测信号是稳定的。其结果，可以在低电压时防止毁坏存于非易失性存贮器中的数据。(实施例9)图19示出本发明第9实施例电源通/断复位电路的结构(相应于权利要求16及17)，图20示出运行的时序图。本实施例有一电压检测信号DT32，它检测除了第6实施例的电压检测信号DT30及DT31之外的更为低的电源电压，并控制带有电压检测信号DT30和DT31的电源电压滞后。电压检测信号DT32从电压检测信号选择电路56输出，该电路56产生电源接通复位电路41与电压检测电路42的或信号，并且由电源接通时电源接通复位电路41的等待复位信号和低电压的电压检测电路42的检测信号两者控制。内部控制信号ICE在电源电压增加时由VDT31控制，当电源电压降低时由VDT30控制。这些电压检测信号VDT30及VDT31阻止执行新的运行程序，并且当电压等于或低于由电压检测信号VDT32检测的电压时，立即停止运行。此外，确保一确定时段，以便在电源电压从电压检测信号VDT30降至电压检测信号VDT32之前，完成进行中程序。当电源电压等于或低于VDT32时，字线信号WL立即使运行停止。因而，举例来说，当电源电压接通时，字线信号WL的逻辑电压必须设定为“L”，可以防止强介电存贮器存储单元的误操作。(实施例10)第10实施例是在一RF-ID标记半导体装置中或诸如此类中应用强介质存贮器单元，它提电源压检测电路，电源通/断复位电路以及以上说明的实施例的非易失性强介质存贮器。
在本实施例中，一个一位存贮单元系由二个强介质电容器和二个晶体管组成，而这些电容器存贮了附加的数据。图21示出整个电路的结构而图22示出运行的定时图。在这些图中，WL0-WL255表示字线，BL及/BL表示位线，CP0-CP255是单元板电极，BP表示一位线预充电控制信号，SAE表示一读出放大器控制信号，VSS表示一地电压，SA表示一读出放大器，C0-C255及C0B-C255B表示存储单元电容器以及Qn0-Qn255，Qn0B-Qn255B，以及QnBP0-QnBP2表示N沟道型MOS晶体管。电路的构成示于图21，将在以下简要说明，读出放大器SA与位线BL及/BL连接，读出放大器SA由读出放大器控制信号SAE进行控制。存储单元电容器C0的第一电极是通过栅极连接至字线WL0的存储单元晶体管Qn0连接到位线BL上，第二个电极连接到单元板电极CP0上。存储单元电容器C0之一对的存储单元电容器C0B的第一个电极通过栅极连接到字线WL0上的存储单元晶体管Qn 0B连接到位线/BL上，第二个电极连接到单元板电极CP0上。其它存储单元电容器C1～C255及C1B-C255B的连接与存储单元电容器C0和C0B一样。此外，位线BL及/BL通过N沟道型MOS晶体管QnBP2互相连接。位线BL与地电压VSS通过N沟道型MOS晶体管QnBP0至相连接，位线/BL与地电压VSS通过N沟道型MOS晶体管QnBP1互相连接。N沟道型MOS晶体管Qn BP0-QnBP2的栅极连接至位线预充电控制信号BP。参照图22所示工作时序图，强介质存贮器电路的运行将说明如下。首先，为了从存储单元中读取数据，藉助于将位线预充电控制信号BP的逻辑电压设置于“H”的方法，把位线BL及/BL的逻辑电压设置为“L”。此外，字线WL0-WL255及单元板电极CP系地电压VSS，其逻辑电压为“L”。其次，将位线预充电控制信号BP的逻辑电压设置为“L”，从而使位线BL及/BL处于浮置状态。然后，将字线WL0与单元板电极CP的逻辑电平设置为“H”，从而由存储单元电容器C0及C0B向位线BL及/BL读出数据。然后，单元板电极CP的逻辑电压设置为“L”，因此存储单元电容器C0及C0B的数据被重写，然后，字线WL0的逻辑电压设置为“L”，因此没有电压加到存储单元电容器C0及C0B上。然后，读出放大器控制信号SAE的逻辑电压被设置为“L”，停止读出放大器SA的工作。然后，位线预充电控制信号BP的逻辑电压被设置为“H”，从而将位线BL及/BL的逻辑电压回复至“L”的初始状态。因而，如将本发明的电压检测电路及电源通/断复位电路用于控制强介质存贮器，可以避免在低电压时毁坏强介质存贮器中的数据，其结果是可以获得一种高度可靠的装置。
工业应用的可能性本发明的电压检测电路可减小电流消耗峰值以及使电压检测信号稳定。
此外，在本发明的电源通/断复位中，当电源接通时，不会有新的运行程序被错误地启动，当电源关断时，能够正确结束运行中程序。
此外，本发明的半导体器件可以防止对非易失性存贮器的误操作。
权利要求
1.一电压检测电路，其特征在于，包括一栅极与漏极连接至一第一节点的第一MOS晶体管，一栅极与漏极分别连接至第一节点和第三节点的第二MOS晶体管，一连接于第一节点与第二节点之间的第一电阻元件，一个连接于第二节点与地电压端之间的第二电阻元件，一输入端连至第二节点，输出端为第四节点连接于第三节点与地电压端之间的第一非门电路以及一输入端连至第四节点，输出端为第五节点的第二非门电路。
2.一电压检测电路，其特征在于包括一栅极和漏极连至第一节点的第一MOS晶体管，一栅极和漏极分别连至第一节点和第三节点的第二MOS晶体管，一连接于第一节点与第二节点之间的第一电阻元件，一连接于第二节点与地电压端之间的第二电阻元件，一输入端连至第二节点，输出端为第四节点的第一非门电路，一输入端连至第四节点，输出端是第五节点，连接于第三节点与地电压端之间的第二非门电路，以及一栅极连至第五节点且连接于地电压端或电源电压端与第四节点之间的第三MOS晶体管。
3.如权利要求2的电压检测电路，其特征在于，其中第一、第二和第三MOS晶体管为P沟道型MOS晶体管，以及第三MOS晶体管的源极连至电源电压端。
4.一电压检测电路，其特征在于，它包括检测一第一电压并输出一第一信号的第一电压检测电路，一检测一低于第一电压的第二电压并输出一第二信号的第二电压检测电路，其中第一电压检测电路包括一栅极与漏极连接至第一节点的第一P沟道型MOS晶体管，其栅极和漏极分别连接至第一节点和第三节点的第二P沟道型MOS晶体管，一连接于第一节点与第二节点间的第一电阻单元，一连接于第二节点与一地电压之间的第二电阻元件，一输入端为第二节点而输出端为第四节点且连接于第三节点与地电压端之间的非门电路，以及一栅极施加第二电压检测电路的第二信号，连接于地电压端或一电源电压端与第四节点之间的第三MOS晶体管。
5.如权利要求4的电压检测电路，其特征在于，由第二电压检测电路输出的第二信号仅当电源接通时被输出。
6.如权利要求4的电压检测电路，其特征在于，其从第二电压检测电路输出的第二信号系在电源接通后的一定时间被输出。
7.一电压检测电路，其特征在于包括一栅极与漏极连接至第一节点的第一P沟道型MOS晶体管，一栅极和漏极分别连接至第一节点和第三节点的第二P沟道型MOS晶体管，一连接于第一节点与一第二节点之间的第一电阻单元，一连接于第二节点与一地电压端之间的第二电阻元件，一栅极连接至第二节点的N沟道型MOS晶体管以及一输入为第三节点而输出为第四节点的第一非门电路。
8.如权利要求7的电压检测电路，其特征在于所述第一电阻元件系一N沟道型MOS晶体管。
9.一电源通/断复位电路，其特征在于，它包括一检测一第一电压并输出一第一信号，并且在电源电压等于或低于第一电压时，防止执行新的运行程序并继续运行中程序的第一电压检测电路。
10.一种半导体装置，其特征在于包括，根据启动信号执行一系列工作程序的第一电路，以及一电源通/断复位电路，它包括一检测一第一电压并输出一第一信号并在电源电压等于或低于第一电压时，防止在第一电路中启动新的运行程序的第一电压检测电路。
11.一种半导体装置，其特征在于包括，根据启动信号执行一系列工作程序的第一电路，以及一电源通/断复位电路，它包括一检测一第一电压并输出一第一信号并在电源电压等于或低于第一电压时，防止第一电路被中断，直至已在执行的一系列工作程序被完成的第一电压检测电路。
12.一电源通/断复位电路，其特征在于，它包括一检测一第一电压并输出一第一信号的第一电压检测电路，以及一检测一低于第一电压的第二电压并输出一第二信号的第二电压检测电路，当电源电压等于或低于第一电压时，防止执行新的运行程序，当电源电压等于或低于第二电压时，立即停止运行。
13.一电源通/断复位电路，其特征在于，它包括一检测一第一电压并输出一第一信号的第一电压检测电路，以及一检测一低于第一电压的第二电压并输出一第二信号的第二电压检测电路，电源电压从第一电压降至第二电压的时间要比预先确定工作程序的完成时间要长。
14.一电压检测电路，其特征在于，它包括一第一电压检测电路，该电路(a)检测一第一电压并输出一第一信号，(b)仅当电源接通时输出第一信号，(C)在电源接通之后的一段时间输出第一信号，一检测一第二电压并输出一第二信号的第二电压检测电路，一检测一高于第二电压的第三电压的第三电压检测电路，一检测一高于第三电压的第四电压并输出一第四信号的第四电压检测电路，一选择第三信号或第四信号并输出一第五信号的信号选择电路，一产生第一信号及第二信号的或输出信号的第一控制电路以及一产生第一信号及第五信号的或输出信号的第二控制电路。
15.一电源通/断复位电路，其特征在于，它包括一检测第一电压和一比第一电压高的第二电压并输出一第一信号的电压检测电路，当电源电压升高时，第一信号以第二电压传输，当电源电压下降时，以第一电压传输，以及当电源电压等于或低于第一信号所传输的电压时，阻止执行新的运行程序。
16.一电源通/断复位电路，其特征在于，它包括一检测一第一电压和一比第一电压高的第二电压并输出一第一信号的第一电压检测电路以及一检测一比第一电压低的第三电压并输出一第二信号的第二电压检测电路，当一电源电压升高时，第一信号以第二电压传输，当电源电压下降时，以第一电压传输，当电源电压等于或低于第一信号所传输的电压时，阻止执行新的运行程序，以及当电源电压等于或低于第三电压时，立即停止运行。
17.一电源通/断复位电路，其特征在于，它包括一检测一第一电压和一比第一电压高的第二电压并输出一第一信号的第一电压检测电路，以及一检测比第一电压低的第三电压并输出一第二信号的第二电压检测电路，当一电源电压升高时，第一信号以第二电压传输，当电源电压下降时，以第一电压传输，电源电压从第一电压下降至第三电压的时间要比预定的工作程序的完成时间长。
18.一半导体装置，包含一非易失性存贮器及一电源通/断复位电路，它包括一检测一第一电压并输出一第一信号，当电源电压等于或低于第一电压时，防止执行新的程序并继续运行中程序的第一电压检测电路，其特征在于，当电源电压等于或低于第一电压时，不运行非易失性存贮器。
19.一半导体装置，包含一非易失性存贮器及一电源通/断复位电路，它包括一检测一第一电压并输出一第一信号的第一电压检测电路，以及一检测一比第一电压低的第二电压并输出一第二信号的第二电压检测电路，当电源电压等于或低于第一电压时，防止执行新的运行程序，当电源电压等于或低于第二电压时，立即停止运行，其特征在于，当电源电压等于或低于第二电压时，不运行非易失性存贮器。
20.一半导体装置，包含一非易失性存贮器及一电源通/断复位电路，它包括一检测第一电压以及一比第一电压高的第二电压并输出一第一信号的电压检测电路，当电源电压升高时，第一信号以第二电压传输，当电源电压下降时，以第一电压传输，当电源电压等于或低于传输第一信号的电压时，阻止执行新的运行程序，其特征在于，当电源电压等于或低于第一电压或等于或低于第三电压时，不运行非易失性存贮器。
21.一半导体装置，包含一非易失性存贮器及一电源通/断复位电路，其特征在于，它包括一检测一第一电压及高于第一电压的第二电压并输出一第一信号的第一电压检测电路以及一检测一比第一电压低的第三电压并输出一第二信号的第二电压检测电路，当电源电压升高时，第一信号以第二电压传输，当电源电压降低时，以第一电压传送，当电源电压等于或低于传输第一信号的电压时，阻止执行新的运行程序，当电源电压等于或低于第三电压时，立即停止运行，其中，当电源电压等于或低于传输第一信号的电压或等于或低于第三电压时，不运行非易失性存贮器。
全文摘要
本发明包括一栅极与漏极连接至第一节点的第一MOS晶体管，一栅极和漏极分别连接至第一节点与一第三节点的第二MOS晶体管，一连接于第一节点与一第二节点之间的第一电阻元件，一连接于第二节点与一地电压端之间的第二电阻元件，一第一非门电路以及一第二非门电路。因而，本发明能够以低功耗，在一稳定的条件下检测电压。
文档编号G01R19/165GK1163664SQ9619093
公开日1997年10月29日 申请日期1996年8月14日 优先权日1995年8月21日
发明者平野博茂, 浅利康二, 角辰己 申请人:松下电子工业株式会社