一种能够利用上位机进行测量控制的cpld数字频率计的制作方法
【技术领域】
[0001]本实用新型涉及一种数字频率计，具体是一种采用CPLD控制器进行频率计数，并且能够利用上位机进行测量控制的频率计，属于测控技术领域。
【背景技术】
[0002]在电子工程、资源勘探、仪器仪表等相关应用中，频率测量使用非常普遍，数字频率计也是工程技术人员必不可少的测量工具。
[0003]现有技术中数字频率计的设计通常存在两种不同的硬件架构:以单片机为核心芯片进行测量，或者以可编程逻辑器件为核心进行测量。以为单片机为核心进行测量，由于单片机在逻辑运算、智能控制方面，具有较好的特性，因此系统软硬件设计都较简单，调试容易，但是由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不尚，测量精度的提尚受限。
[0004]目前，采用较多的方案还是以可编程逻辑器件，也就是CPLD或者FPGA为控制核心实现测量，这种方式虽然系统工作稳定性高，测量精度高，但是采用CPLD进行测控也存在弊端:主要是CPLD在智能控制方面不够灵活，这就导致CPLD内部逻辑设计复杂度高，除了需要设计常规的计数单元外还需要设计测频控制模块，锁存器，显示译码等模块，特别是对测频控制模块的设计要求较高，因此增大了设计难度。
[0005]再者，数字频率计的测量原理通常分为两种:测频法和测周期法。
[0006]测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为:fx = Nx/Tg。测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为:fx = fs/Ns。这两种方法的计数值会产生土 I个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。
[0007]为了保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频法。这就造成测量范围受限，无论基于哪种原理进行设计所得的频率计应用范围都将受限，设备通用性差。
[0008]此外，现有技术中的数字频率计测量参数的设置和测量结果的显示在应用灵活量与便利性上尚有较大欠缺，这主要体现在普遍是依赖与单片机或者CPLD直接通信的独立按键输入，测量结果的显示也是依赖LCD显示屏完成，测量结果也不能方便的进行存储分析，这对于测量次数较多的频率测量来说测量效率和操作灵活性都不高。
【实用新型内容】
[0009]针对现有技术存在的上述不足，本实用新型的目的是:怎样提供一种系统工作稳定性强，测量精度高，调试容易，可测频率范围宽，并且测量效率高，操作灵活的基于频率测量法的CPLD频率计。
[0010]为了实现上述目的，本实用新型采用了以下的技术方案。
[0011]一种能够利用上位机进行测量控制的CPLD数字频率计，其特征在于:包括单片机，第一 CPLD控制器和第二 CPLD控制器；
[0012]所述单片机通过SPI串行通信接口与第一 CPLD控制器实现电连接，连接线记为:第一从设备数据输入线SDII，第一从设备数据输出线SDOl，第一时钟信号线SCLKl，第一从设备使能信号线CSl ;
[0013]所述单片机通过SPI串行通信接口与第二 CPLD控制器实现电连接，连接线记为:第二从设备数据输入线SDI2，第二从设备数据输出线SD02，第二时钟信号线SCLK2，第二从设备使能信号线CS2 ;
[0014]所述单片机通过串口与计算机相连接；
[0015]所述第一 CPLD控制器包括第一可控计数器单元和第一并串转换单元，所述第一可控计数器单元具有计数使能端，计数时钟端和计数输出端，所述第一可控计数器单元的计数使能端与所述第一从设备数据输入线SDIl相连接，所述第一可控计数器单元的计数时钟端为第一被测信号输入端，所述第一可控计数器单元的计数输出端与第一并串转换单元的输入端相连接，第一并串转换单元的输出端与第一从设备数据输出线SDOl相连接；
[0016]所述第二 CPLD控制器包括第二可控计数器单元，可控分频单元，第二并串转换单元和串并转换单元，所述第二可控计数器单元的计数使能端为第二被测信号输入端，所述第二可控计数器单元的计数时钟端与可控分频单元的信号输出端相连接，可控分频单元的信号输入端与第二 CPLD控制器内部工作时钟信号端相连接，可控分频单元的分频系数控制端与串并转换单元的输出端相连接，串并转换单元的输入端与所述第二从设备数据输入线SDI2相连接，所述第二可控计数器单元的计数输出端与第二并串转换单元的输入端相连接，第二并串转换单元的输出端与第二从设备数据输出线SD02相连接。
[0017]进一步的，所述第一 CPLD控制器和第二 CPLD控制器均为EPM7032S芯片。
[0018]相比现有技术，本实用新型具有如下优点:本实用新型中，单片机和两块CPLD控制器之间采用SPI串行通信接口进行电连接，实现了:单片机与第一 CPLD控制器之间的通信、单片机与第二 CPLD控制器之间的通信。
[0019]因此，单片机作为主设备可以通过从设备数据输入线SDI向可控计数器单元的计数使能端发送闸门时间信号，而内部计数测量则由CPLD利用其丰富的内部数字逻辑资源实现，由于是纯数字电路硬件实现，工作状况稳定，CPLD内部计数输出值通过从设备数据输出线SDO传输至单片机，单片机将数据通过串口传送给上位机计算机进行显示，存储于分析，这就又充分利用了单片机在智能运算方面的优势并且使得设备整体应用灵活性和便利性得到了提升，因此与现有技术中以单一的CPLD或者FPGA为控制核心实现测量，内部逻辑设计复杂，调试困难的现状相比，本实用新型具有设计难度小，调试容易并且测量效率高，操作灵活的优点。
[0020]而与现有技术中采用单一的单片机作为核心进行测量，由于单片机系统本身特性决定了系统工作稳定性相对纯硬件电路差的状况相比，本实用新型具有系统工作稳定性强，测量精度高的优点。
[0021]此外，本实用新型采用两片CPLD控制器分别在其内部基于频率测量法和周期测量法设计了数字逻辑电路，一般对于低频信号采用测周期法，则被测信号接入第二被测信号输入端，由第二 CPLD控制器进行频率测量，对于高频信号采用测频法，被测信号接入第一被测信号输入端，由第一 CPLD控制器进行频率测量，这就提高了可测频率范围宽，与现有技术中单一的采用测频法或者测周期法进行电路设计的方案相比，本实用新型具有设备通用性强的优点。
【附图说明】
[0022]图1为本实用新型的电路结构图；
【具体实施方式】
[0023]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。如图1所示，本实用新型一种能够利用上位机进行测量控制的CPLD数字频率计采用如下硬件构架，本实用新型频率计包括:单片机和两片CPLD控制器，单片机通过SPI串行通信接口与两片CPLD控制器分别实现电连接。也即是单片机与第一 CPLD控制器和第二 CPLD控制器之间均是SPI串行通信。实现上述通信连接的基础是:单片机作为一种智能控制芯片可以模拟SPI控制时序，今而实现单片机SPI总线向CPLD控制器发送数据和命令来控制CPLD内部数字逻辑单元，具体电路连接关系是:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线为从设备数据输出线SDO ;单片机的第三输入输出口与CPLD控制器的第三输入输出口相连接，连接线为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线为从设备使能信号线CS。
[0024]那么单片机通过SPI串行通信接口与第一 CPLD控制器实现电连接，连接线则记为:第一从设备数据输入线SDI1，第一从设备数据输出线SD01，第一时钟信号线SCLK1，第一从设备使能信号线CSl ;单片机通过SPI串行通信接口与第二 CPLD控制器实现电连接，连接线记为:第二从设备数据输入线SDI2，第二从设备数据输出线SD02，第二时钟信号线SCLK2，第二从设备使能信号线CS2。
[0025]总之单片机的四个输入输出口与CPLD控制器的四个输入输出口分别对应相连接，由单片机产生SPI工作时序实现单片机与CPLD控制器之间的SPI通信接口，从而完成两者之间数据的传输。
[0026]具体的单片机可选用MCS51系列，两片CPLD控制器均可采用EPM7032S型CPLD控制器实现。而CPLD控制器内部数字逻辑电路的电路连接关系是:第一 CPLD控制器内部电路结构是:包括第一可控计数器单元和第一并串转换单元，第一可控计数器单元具有计数使能端，计数时钟端和计数输出端，第一可控计数器单元的计数使能端与第一从设备数据输入线SDIl相连接，第一可控计数器单元的计数时钟端为第一被测信号输入端，第一可控计数器单元的计数输出端与第一并串转换单元的输入端相连接，第一并串转换单元的输出端与第一从设备数据输出线SDOl相连接；
[0027]第二 CPLD控制器内部电路结构是:包括第二可控计数器单元，可控分频单元，第二并串转换单元和串并转换单元，第二可控计数器单元的计数使能端为第二被测信号输入端，第二可控计数器单