一种基于等精度测量法的cpld频率计的制作方法
【技术领域】
[0001]本实用新型涉及一种基于等精度测量法实现的数字频率计，具体是一种采用CPLD控制器进行频率计数的频率计，属于测控技术领域。
【背景技术】
[0002]现有技术中数字频率计所采用的测量原理通常为测频法和测周期法。测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx,则被测信号的频率为:fx = Nx/Tgo测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为:fx = fs/Nso这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频法。显见的是，无论采用哪一种测量原理完成系统设计，所设计的频率计的应用范围都会受限，也即仪器的通用性不强。
[0003]在实现系统的硬件架构方面:无论是基于哪种测量原理实现测量，现有技术中数字频率计的设计通常存在两种不同的技术方案:以单片机为核心芯片进行测量，或者以可编程逻辑器件为核心进行测量。以为单片机为核心进行测量，由于单片机在逻辑运算、智能控制方面，具有较好的特性，因此系统软硬件设计都较简单，调试容易，但是由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不高，测量精度的提高受限。目前，采用较多的方案还是以可编程逻辑器件，也就是CPLD或者FPGA为控制核心实现测量，这种方式虽然系统工作稳定性高，测量精度高，但是采用CPLD进行测控也存在弊端:主要是CPLD在智能控制方面不够灵活，这就导致CPLD内部逻辑设计复杂度高，除了需要设计常规的计数单元外还需要设计测频控制模块，锁存器，显示译码等模块，特别是对测频控制模块的设计要求较高，因此增大了设计难度。
【实用新型内容】
[0004]针对现有技术存在的上述不足，本实用新型的目的是:怎样提供一种系统工作稳定性强，测量精度高，设计难度小，调试容易，并且可测频率范围广的CPLD频率计。
[0005]为了实现上述目的，本实用新型采用了以下的技术方案。一种基于等精度测量法的CPLD频率计，其特征在于:包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ;单片机的第三输入输出口与CPLD控制器的第三输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS ;所述CPLD控制器包括第一可控计数器单元，第二可控计数单元和D触发器，可控分频单元，并串转换单元和串并转换单元，所述并串转换单元具有第一并行输入端，第二并行输入端和串行输出端；所述第一可控计数器单元的计数时钟端与可控分频单元的信号输出端相连接，可控分频单元的信号输入端与CPLD控制器内部工作时钟信号端相连接，可控分频单元的分频系数控制端与串并转换单元的输出端相连接，串并转换单元的输入端与所述从设备数据输入线SDI相连接；所述第二可控计数器单元的计数时钟端为被测信号输入端；所述D触发器的数据输入端与所述从设备数据输入线SDI相连接，D触发器的时钟输入端与第二可控计数器单元的计数时钟端相连接，D触发器的数据输出端与第一可控计数器单元的计数使能端相连接，D触发器的数据输出端还与第二可控计数器单元的计数使能端相连接；所述第一可控计数器单元的计数输出端与并串转换单元的第一并行输入端相连接，所述第二可控计数器单元的计数输出端与并串转换单元的第二并行输入端相连接，并串转换单元的串行输出端与与从设备数据输出线SDO相连接。
[0006]进一步的，所述CPLD控制器为EPM7032S芯片。
[0007]相比现有技术，本实用新型具有如下优点:本实用新型中，单片机和CPLD控制器之间采用SPI串行通信接口进行电连接，实现了单片机和CPLD控制器之间的通信，单片机作为主设备可以通过从设备数据输入线SDI向CPLD控制器发送分频系数控制信号和预置门信号用于CPLD控制器内部控制使用，由于D触发器的设置使得CPLD控制器内部的两个可控计数单元在同一闸门时间内进行计数，也即是采用等精度测量原理，被测信号频率只与标准信号频率有关，由于标准信号频率是由CPLD内部时钟信号经内部分频单元分频而来，精度较高，因此测得的被测信号频率精度也就较高。此外，由于内部计数测量等测量过程由CPLD利用其丰富的内部数字逻辑资源实现，由于是纯数字电路硬件实现，工作状况稳定，CPLD内部计数单元的计数输出则经内部并串转换单元转换为串行信号后通过从设备数据输出线SDO传输至单片机，单片机将数据转换为用于显示屏显示的频率值，这就又充分利用了单片机在智能运算方面的优势；因此与现有技术中以单一的CPLD或者FPGA为控制核心实现测量，内部逻辑设计复杂，调试困难的现状相比，本实用新型具有设计难度小，调试容易的优点；而与现有技术中采用单一的单片机作为核心进行测量，由于单片机系统本身特性决定了系统工作稳定性相对纯硬件电路差的状况相比，本实用新型具有系统工作稳定性强，测量精度高的优点。
【附图说明】
[0008]图1为本实用新型的电路结构图；
【具体实施方式】
[0009]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。如图1所示一种基于等精度测量法的CPLD频率计采用如下硬件构架:本实用新型频率计包括:单片机和CPLD控制器，单片机通过SPI串行通信接口与CPLD控制器实现电连接。实现上述通信连接的基础是:单片机作为一种智能控制芯片可以模拟SPI控制时序，今而实现单片机SPI总线向CPLD控制器发送数据和命令来控制CPLD内部数字逻辑单元，具体电路连接关系是:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ;单片机的第三输入输出口与CPLD控制器的第三输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS。总之单片机的四个输入输出口与CPLD控制器的四个输入输出口分别对应相连接，由单片机产生SPI工作时序实现单片机与CPLD控制器之间的SPI通信接口，从而完成两者之间数据的传输。具体的单片机可选用MCS51系列，CPLD控制器可采用EPM7032S型CPLD控制器实现。
[0010]而CPLD控制器内部数字逻辑电路的电路连接关系是:CPLD控制器包括第一可控计数器单元，第二可控计数单元和D触发器，可控分频单元，并串转换单元和串并转换单元，所述并串转换单元具有第一并行输入端，第二并行输入端和串行输出端；第一可控计数器单元的计数时钟端与可控分频单元的信号输出端相连接，可控分频单元的信号输入端与CPLD控制器内部工作时钟信号端相连接，可控分频单元的分频系数控制端与串并转换单元的输出端相连接，串并转换单元的输入端与所述从设备数据输入线SDI相连接；第二可控计数器单元的计数时钟端为被测信号输入端；D触发器的数据输入端与所述从设备数据输入线SDI相连接，D触发器的时钟输入端与第二可控计数器单元的计数时钟端相连接，D触发器的数据输出端与第一可控计数器单元的计数使能端相连接，D触发器的数据输出端还与第二可控计数器单元的计数使能端相连接；第一可控计数器单元的计数输出端与并串转换单元的第一并行输入端相连接，第二可控计数器单元的计数输出端与并串转换单元的第二并行输入端相连接，并串转换单元的串行输出端与与从设备数据输出线SDO相连接。
[0011]具体的可控计数单元和可控分频单元可以利用原理图设计方式调用计数器模块和分频器模块来实现。D触发器则可直接调用D触发器原理图模块实现。而并串转换单元具体的可以调用8个带有置位端的寄存器(调用8个寄存器是以并行输入端数据宽度为I个字节为例)，将此8个带有置位端的寄存器首尾串联，也即是第一个带有置位端的寄存器的数据输出Q端