应用于阵列式激光雷达的时间数字转换器

1.本发明属于集成电路技术领域，具体涉及一种应用于阵列式激光雷达的时间数字转换器。


背景技术：

2.应用于自动驾驶、飞行器导航等场景的阵列式激光雷达需要具有较高高分辨率的tdc(time-to-digital converter，时间数字转换器)。在这些应用中，每个像素内部都有一个tdc，因此tdc的数量是十分巨大的。此外，tdc需要《～100ps的精度，并且需要支持精度可调的功能。为了让tdc在不同环境下都可以正常工作，tdc的分辨率需要对pvt(process voltage temperature)的变化不敏感。
3.最简单的实现tdc的方法就是采用一个计数器来计数待测时间内包含的一个高速时钟的脉冲个数。但是这种方案对于要求特别高精度的场合是不实际的。特别高的精度需要非常高频的时钟，产生的功耗将会非常高，并且对计数器的设计提出了巨大的挑战。基于游标延迟链和脉冲缩短法的tdc可以实现低于延迟单元延时分辨率的tdc，可以突破工艺极限。因此，这两种方案也不适合于大规模阵列式激光雷达应用。环振结构是最适用于阵列式应用的tdc结构之一。基于环振结构的tdc的分辨率主要取决于工艺节点。为了进一步提高分辨率，可以采用相位内插的方法。由于tdc工作在连续模式，因此需要进行两次采样才能完成量化。为了降低功耗，应用于激光雷达应用的tdc应该仅在飞行时间之内工作。因此需要有一种消耗硅片面积小低功耗且可以同时实现高分辨率的tdc结构。


技术实现要素：

4.为了解决现有技术中存在的上述问题，本发明提供了一种应用于阵列式激光雷达的时间数字转换器。本发明要解决的技术问题通过以下技术方案实现：
5.本发明提供了一种应用于阵列式激光雷达的时间数字转换器，包括：start/stop逻辑电路、内插型压控环形振荡器、计数器、编码器、start信号端和stop信号端；其中，
6.所述start/stop逻辑电路包括第一输入端、第二输入端、第一输出端和第二输出端，所述内插型压控环形振荡器包括第一输入端、第二输入端和输出端，所述计数器包括输入端；所述start/stop逻辑电路的第一输入端和第二输入端分别与所述start信号端及所述stop信号端连接，所述start/stop逻辑电路的第一输出端与所述内插型压控环形振荡器的第一输入端连接，所述start/stop逻辑电路的第二输出端与所述内插型压控环形振荡器的第二输入端连接，所述内插型压控环形振荡器的输出端与所述编码器连接，所述计数器包括级联的多个真单相d触发器、且输入端与所述start信号端连接。
7.在本发明的一个实施例中，所述内插型压控环形振荡器包括第一环路和内插模块。
8.在本发明的一个实施例中，所述第一环路包括四级差分单元。
9.在本发明的一个实施例中，还包括电源电压信号端；
10.所述第一环路包括第一类反相器：i0～i7，第二类反相器：b0～b7，以及与非门：n0～n7；其中，
11.i0的输出端与i1的输入端连接，i1的输出端与i2的输入端连接，i2的输出端与i3的输入端连接，i3的输出端与i7的输入端连接，i7的输出端与i6的输入端连接，i6的输出端与i5的输入端连接，i5的输出端与i4的输入端连接，i4的输出端与i0的输入端连接；
12.b0的输入端与i0的输出端连接，b1的输入端与i1的输出端连接，b2的输入端与i2的输出端连接，b3的输入端与i3的输出端连接，b4的输入端与i4的输出端连接，b5的输入端与i5的输出端连接，b6的输入端与i6的输出端连接，b7的输入端与i7的输出端连接；
13.n0的输出端与i7的输出端连接，n0的第一输入端与所述start/stop逻辑电路的第二输出端连接，n0的第二输入端与i0的输出端连接；n1的输出端与i0的输出端连接，n1的第一输入端与i7的输出端连接，n1的第二输入端与所述电源电压信号端连接；n2的输出端与i6的输出端连接，n2的第一输入端与i1的输出端连接，n2的第二输入端与所述电源电压信号端连接；n3的输出端与i1的输出端连接，n3的第一输入端与i6的输出端连接，n3的第二输入端与所述start/stop逻辑电路的第二输出端连接；n4的输出端与i5的输出端连接，n4的第一输入端i2的输出端连接，n4的第二输入端与所述start/stop逻辑电路的第二输出端连接；n5的输出端与i2的输出端连接，n5的第一输入端与i5的输出端连接，n5的第二输入端与所述电源电压信号端连接；n6的输出端与i4的输出端连接，n6的第一输入端与所述电源电压信号端连接，n6的第二输入端与i3的输出端连接；n7的输出端与i3的输出端连接，n7的第一输入端与i4的输出端连接，n7的第二输入端与所述start/stop逻辑电路的第二输出端连接。
14.在本发明的一个实施例中，所述内插模块包括第一内插单元、第二内插单元、第三内插单元和第四内插单元；
15.其中，所述第一内插单元、第二内插单元、第三内插单元和第四内插单元均包括两个内插子单元及两个与非门。
16.在本发明的一个实施例中，所述第一内插单元包括第一内插子单元、第二内插子单元以及与非门：n8和n9，所述第一内插子单元包括第一类反相器：i8和i9、第二类反相器：b8、以及第一电容，所述第二内插子单元包括第一类反相器i10和i11、第二类反相器：b9、以及第二电容；
17.其中，i8的输入端与i4的输出端连接，i8的输出端与第一节点连接；i9的输入端与b1的输出端连接，i9的输出端与所述第一节点连接；i10的输入端与i0的输出端连接，i10的输出端与第二节点连接，i11的输入端与b0的输出端连接，i11的输出端与所述第二节点连接；n8的输出端与所述第二节点连接，n8的第一输入端与所述电源电压信号端连接，n8的第二输入端与所述第一节点连接；n9的输出端与所述第一节点连接，n9的第一输入端与所述第二节点连接，n9的第二输入端与所述电源电压信号端连接；b8的输入端与所述第一节点连接；b9的输入端与所述第二节点连接。
18.在本发明的一个实施例中，所述start/stop逻辑电路包括第一类反相器：i12及i13、与非门：n10和n11、与门：a1、第三节点以及第四节点；
19.其中，i12的输入端与stop信号端连接，i12的输出端与n10的第一输入端连接，n10的第二输入端与所述第三节点连接，n10的输出端与n11的第一输入端连接，n11的第二输入
端与i13的输出端连接，i13的输入端与start信号端连接，n11的输出端与所述第三节点连接，a1的第一输入端与所述第三节点连接，a1的第二输入端与所述第四节点连接，a1的输出端与所述内插型压控环形振荡器的第一输入端连接。
20.在本发明的一个实施例中，还包括第一晶体管，用于向所述内插型压控环形振荡器中的第一类反相器和与非门供电。
21.与现有技术相比，本发明的有益效果在于：
22.本发明提供了一种应用于阵列式激光雷达的时间数字转换器，包括：start/stop逻辑电路、内插型压控环形振荡器、计数器和编码器，其中，内插型压控环形振荡器具有较高的测量精度，每次测试周期开始前将内插型压控环形振荡器复位，可消除因初始状态不确定而导致的测量误差；此外，在本发明提供的时间数字转换器中，计数器由多个真单相d触发器级联而成，相对于传统锁存型d触发器，真单相d触发器只有单相时钟驱动，因此面积和功耗都更小，同时也具有更好的相噪特性，可做为三维成像应用中大规模单光子雪崩二极管像素阵列的时间间隔测量电路。
23.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
24.图1是本发明实施例提供的应用于阵列式激光雷达的时间数字转换器的一种结构示意图；
25.图2是本发明实施例提供的内插型压控环形振荡器中第一环路的结构示意图；
26.图3是本发明实施例提供的内插型压控环形振荡器中内插模块的结构示意图；
27.图4是本发明实施例提供的内插模块中第一内插单元的结构示意图；
28.图5是本发明实施例提供的内插型压控环形振荡器中start/stop逻辑电路的结构示意图；
29.图6是本发明实施例提供的start/stop逻辑电路的工作时序图；
30.图7是本发明实施例提供的计数器的结构示意图；
31.图8是本发明实施例提供的编码器的结构示意图；
32.图9是本发明实施例提供的应用于阵列式激光雷达的时间数字转换器的另一种结构示意图。
具体实施方式
33.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
34.如图1所示，本发明实施例提供的应用于阵列式激光雷达的时间数字转换器100，包括：start/stop逻辑电路10、内插型压控环形振荡器20、计数器30、编码器40、start信号端和stop信号端；其中，
35.start/stop逻辑电路10包括第一输入端、第二输入端、第一输出端和第二输出端，内插型压控环形振荡器20包括第一输入端、第二输入端和输出端，计数器30包括输入端；start/stop逻辑电路10的第一输入端和第二输入端分别与start信号端及stop信号端连接，start/stop逻辑电路10的第一输出端与内插型压控环形振荡器20的第一输入端连接，
start/stop逻辑电路10的第二输出端与内插型压控环形振荡器20的第二输入端连接，内插型压控环形振荡器20的输出端与编码器40连接，计数器30包括级联的多个真单相d触发器、且输入端与start信号端连接。
36.本实施例中，时间数字转换器100由start/stop逻辑电路10、内插型压控环形振荡器20、计数器30、编码器40、start信号端和stop信号端构成。具体地，start/stop逻辑电路10用于产生门控信号，其输入端分别与start信号端和stop信号端连接，satrt信号到来时可将门控信号置为有效值，并使内插型压控环形振荡器20开始工作，而当stop信号到来时，内插型压控环形振荡器20则停止工作。其中，上述内插型压控环形振荡器20可由反相器和与非门等结构组成，是一种基于反相器单元的多级差分单元，具有复位功能和门控功能。
37.进一步地，计数器30电路由具备复位功能的单真相d触发器级联而成，在每次进行时间间隔测量前进行复位，输出高位计数状态信息。可选地，编码器40由逻辑门组合而成，通过检测内插型压控环形振荡器20中每级差分单元的输出信号，将其组成的八位二进制状态码作为输入码，并输出低三位计数状态。
38.上述时间数字转换器100中，内插型压控环形振荡器20包括第一环路201和内插模块202。可选地，第一环路201包括四级差分单元，具体结构请参见图2，第一级差分单元包括i0、b0、i7和b7、第二级差分单元包括i1、b1、i6和b6、第三级差分单元包括i2、b2、i5和b5、第四级差分单元包括i3、b3、i4和b4。
39.如图2所示，第一环路201包括第一类反相器：i0～i7，第二类反相器：b0～b7，以及与非门：n0～n7；其中，
40.i0的输出端与i1的输入端连接，i1的输出端与i2的输入端连接，i2的输出端与i3的输入端连接，i3的输出端与i7的输入端连接，i7的输出端与i6的输入端连接，i6的输出端与i5的输入端连接，i5的输出端与i4的输入端连接，i4的输出端与i0的输入端连接；
41.b0的输入端与i0的输出端连接，b1的输入端与i1的输出端连接，b2的输入端与i2的输出端连接，b3的输入端与i3的输出端连接，b4的输入端与i4的输出端连接，b5的输入端与i5的输出端连接，b6的输入端与i6的输出端连接，b7的输入端与i7的输出端连接；
42.n0的输出端与i7的输出端连接，n0的第一输入端与start/stop逻辑电路10的第二输出端连接，n0的第二输入端与i0的输出端连接；n1的输出端与i0的输出端连接，n1的第一输入端与i7的输出端连接，n1的第二输入端与电源电压信号端连接；n2的输出端与i6的输出端连接，n2的第一输入端与i1的输出端连接，n2的第二输入端与电源电压信号端连接；n3的输出端与i1的输出端连接，n3的第一输入端与i6的输出端连接，n3的第二输入端与start/stop逻辑电路10的第二输出端连接；n4的输出端与i5的输出端连接，n4的第一输入端i2的输出端连接，n4的第二输入端与start/stop逻辑电路10的第二输出端连接；n5的输出端与i2的输出端连接，n5的第一输入端与i5的输出端连接，n5的第二输入端与电源电压信号端连接；n6的输出端与i4的输出端连接，n6的第一输入端与电源电压信号端连接，n6的第二输入端与i3的输出端连接；n7的输出端与i3的输出端连接，n7的第一输入端与i4的输出端连接，n7的第二输入端与start/stop逻辑电路10的第二输出端连接。
43.具体而言，第一环路201由八个第一类反相器：i0-i7、八个作为输出驱动的第二类反相器：b0-b7、以及四对与非门：n0-n7构成。当start/stop逻辑电路10的第一输出端输出的控制信号en为高电平时，内插型压控环形振荡器20开始工作，进入振荡状态；反之，当
start/stop逻辑电路10的第一输出端输出的控制信号en为低电平时，各级反相器之间无信号通路，也就是说，四级差分结构之间无信号通路，输出电压因第一类反相器和第二类反相器中场效应晶体管的寄生电容而保持不变，内插型压控环形振荡器20停止工作。
44.进一步地，请继续参见图2，内插型压控环形振荡器20内部每个输出端都与具有较强驱动能力的第二类反相器b0-b7相连，它们作为输出驱动将每个节点的相位状态输出到外部。如图2所示，每一级差分单元都包含一对与门，本实施例中与门n0～n7主要实现三个功能：(1)使得每一级差分单元的输出完全差分；(2)当start/stop逻辑电路10的第二输出端输出的复位信号rst为低时，将内部节点复位到期望的初始状态；(3)在停止振荡时将经历转换的差分单元的输出电压恢复到数字电平。
45.在第一环路201中，与非门n0的输入信号分别为i0的输出信号a1和复位信号rst，n0的输出端连接至i7的输出端，与非门n1的输入信号分别为i7的输出信号b1和电源电压信号，n1的输出端连接至i0的输出端，与非门n2的输入信号分别i1的输出信号a2和vdd，输出端连接至i6的输出端，与非门n3的输入信号分别为i6的输出信号b2和复位信号rst，输出端连接至i1的输出端，与非门n4的输入信号分别为i2的输出信号a3和复位信号rst，输出端连接至i5的输出端，与非门n5的输入信号分别为i5的输出信号b3和vdd，输出端连接至i2的输出端，与非门n6的输入信号分别为i3的输出信号b0和vdd，输出端连接至i4的输出端，与非门n7的输入信号分别为i4的输出信号a0和复位信号rst，输出端连接至i3的输出端。可以理解的是，当复位信号rst为高电平时，以复位信号rst作为输入的与非门的输出为另一输入端的反相，使每级差分单元输出的信号互补；反之，当复位信号rst为低电平时，以复位信号rst作为输入的与非门的输出为高电平。此外，由图2可知，当复位信号有效时，可将o7、o5n、o3、o1n复位至高电平，将o7n、o5、o3n、o1复位至低电平，即所设置的内插型压控环形振荡器20的初始状态。
46.需要说明的是，在第一环路201中，i3的输出信号输入至i7、i4的输出信号输入至i0，此种设计方式可以避免传统偶阶环振在直流状态下无法振荡的问题。
47.可选地，如图3所示，内插型压控环形振荡器20中，内插模块202包括第一内插单元pip1、第二内插单元pip2、第三内插单元pip3和第四内插单元pip4；其中，第一内插单元pip1、第二内插单元pip2、第三内插单元pip3和第四内插单元pip4均包括两个内插子单元及两个与非门。
48.应当理解，由于本实施例中第一内插单元pip1、第二内插单元pip2、第三内插单元pip3和第四内插单元pip4的结构相同，因而此处仅以第一内插单元pip1为例加以说明。
49.请参见图4，第一内插单元pip1包括第一内插子单元pi1、第二内插子单元pi2以及与非门：n8和n9，第一内插子单元pi1包括第一类反相器：i8和i9、第二类反相器：b8、以及第一电容，第二内插子单元pi2包括第一类反相器i10和i11、第二类反相器：b9、以及第二电容；
50.其中，i8的输入端与i4的输出端连接，i8的输出端与第一节点m1连接；i9的输入端与b1的输出端连接，i9的输出端与第一节点m1连接；i10的输入端与i0的输出端连接，i10的输出端与第二节点m2连接，i11的输入端与b0的输出端连接，i11的输出端与第二节点m2连接；n8的输出端与第二节点m2连接，n8的第一输入端与电源电压信号端连接，n8的第二输入端与第一节点m1连接；n9的输出端与第一节点m1连接，n9的第一输入端与第二节点m2连接，
n9的第二输入端与电源电压信号端连接；b8的输入端与第一节点m1连接；b9的输入端与第二节点m2连接。
51.具体而言，同相位且有延迟的信号a0和b1通过第一类反相器i8和i9得到内插相位a0_b1，同相位且有延迟的信号a1和b0通过第一类反相器i10和i11得到内插相位a1_b0，与非门n8的输入信号分别为a0_b1和vdd，与非门n8的输出端连接至a1_b0，与非门n9的输入信号分别为a1_b0和rst，输出连接至a0_b1。其中，内插相位a0_b1和a1_b0互补，通过驱动能力较强的第二类反相器b8和b9得到输出信号o2和o2n。
52.为了匹配负载效应，第一内插子单元pi1、第二内插子单元pi2还包括第一电容c1及第二电容c2，示例性地，第一电容c1和第二电容c2均为mos电容，进而可以通过适当调整mos电容的尺寸来确保内插模块202实现精确的内插。
53.可选地，如图5所示，start/stop逻辑电路10包括第一类反相器：i12及i13、与非门：n10和n11、与门：a1、第三节点m3m3以及第四节点m4m4；
54.其中，i12的输入端与stop信号端连接，i12的输出端与n10的第一输入端连接，n10的第二输入端与第三节点m3连接，n10的输出端与n11的第一输入端连接，n11的第二输入端与i13的输出端连接，i13的输入端与start信号端连接，n11的输出端与第三节点m3连接，a1的第一输入端与第三节点m3连接，a1的第二输入端与第四节点m4连接，a1的输出端与内插型压控环形振荡器20的第一输入端连接。
55.请结合图5-6，start/stop逻辑电路10包括第一类反相器：i12及i13、与非门：n10和n11、与门：a1、第三节点m3m3以及第四节点m4m4，start信号到来后，控制信号en变为高电平，内插型压控环形振荡器20开始振荡，stop信号到来后，en变低电平，内插型压控环形振荡器20停止工作，其中，复位信号rst与start信号互补。本实施例中，rst信号可以确保内插型压控环形振荡器20内部节点被可靠地复位到所需要电平，因此并不需要一个单稳态电路来产生短的复位信号。除此之外，与门a1能够有效确保rst和en不会同时有效，否则这两个信号同时有效会导致复位不完全，使初始相位并不是所需要复位到的状态，进而产生相位误差。
56.如图7所示，本实施例中，计数器30可由带有异步复位功能的10个单真相d触发器级联构成，每级d触发器的输出qn连接至本级d触发器的输入d以及后一级d触发器的时钟clk，第一级d触发器以上述内插型压控环形振荡器20输出信号o7作为计数时钟，故其分辨率为环振周期，并记录start与stop信号之间环振周期数，输出tdc的高位数据d《3:12》。
57.进一步地，请参见图8，上述时间数字转换器100中，编码器40由反相器：i14～i15和异或门：e1～e4组成。本实施例中，编码器40检测低四位节点状态得到三位译码s《0:2》，通过化简得如下逻辑关系：
58.s＜2＞＝out＜3＞
[0059][0060][0061]
其中，反相器i14的输入为信号o7n、输出端连接到i15的输入端，i15的输出端为d《2》，这里i14和i15作为缓冲器使用。异或门e1的输入信号分别为o7n和o3n，输出为d《1》，e2的输入信号为o7n和o5，e3的输入为o3n和o1，e2和e3的输出为e4的输入，e6的输出为d《0》。
[0062]
可选地，如图9所示，上述时间数字转换器100还包括第一晶体管t1，用于向内插型
压控环形振荡器20中的第一类反相器和与非门供电。
[0063]
具体而言，为了补偿pvt变化对环振频率的影响，内插型压控环形振荡器20的供电电压通过一个本地大尺寸的厚栅nmos管调节，即第一晶体管t1。控制电压可由一个锁相环提供，而这一nmos的输出只给内插型压控环形振荡器20中的第一类反相器和与非门供电，第二类反相器的供电则可为1.8v电源。
[0064]
通过上述各实施例可知，本发明的有益效果在于：
[0065]
本发明提供了一种应用于阵列式激光雷达的时间数字转换器，包括：start/stop逻辑电路、内插型压控环形振荡器、计数器和编码器，其中，内插型压控环形振荡器具有较高的测量精度，每次测试周期开始前将内插型环形振荡器复位，可消除因初始状态不确定而导致的测量误差；此外，在本发明提供的时间数字转换器中，计数器由多个真单相d触发器级联而成，相对于传统锁存型d触发器，真单相d触发器只有单相时钟驱动，因此面积和功耗都更小，同时也具有更好的相噪特性，可做为三维成像应用中大规模单光子雪崩二极管像素阵列的时间间隔测量电路。
[0066]
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
[0067]
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0068]
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
[0069]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
[0070]
尽管在此结合各实施例对本技术进行了描述，然而，在实施所要求保护的本技术过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措
施不能组合起来产生良好的效果。
[0071]
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。