专利名称：电子时计的制作方法
技术领域：
本发明涉及采用微处理器的电子时计。更具体地，本发明涉及其中由微处理器控制的用于调整精度的逻辑减速/加速电路操作的高精度电子时计。
通常的电子时计使用32kHz的石英振荡电路来以10秒为周期执行逻辑减速/加速。在这种情况中，以1/32768*86400/10＝264毫秒/天的调整分辨率执行调整，此分辨率的值对于几十秒的月偏差的精度基本上不产生问题的。然而，最近几年具有更高精度时钟的趋势，并且已研制具有几十秒的年偏差的高精度的电子时计。为了保持几十秒的年偏差的精度，精度的精细工厂调整是重要的，并且264毫秒/天的调整分辨率已变得无效了。
在这种情形下，已采用各种方法来使高精度电子时计获得更精细的调整分辨率。一种方法是周期的扩展，在其上执行逻辑减速/加速，以便获得更精细的调整分辨率。来自振荡电路201的信号在分频电路202上进行分频，而且以第一减速/加速循环计数器203所计数的周期操作逻辑减速/加速电路205，以便根据通过减速/加速数据输入端口207提取的并存储在减速加速数据存储电路206中的数据，来执行减速/加速操作。例如，在以320秒为周期执行逻辑减速/加速操作时，有可能以1/32768*86400/320＝8毫秒/天的调整分辨率进行调整，因此获得足够的分辨率以提供高精度电子时计。
然而，逻辑减速/加速周期的扩展导致可调整范围变窄的缺点，尽管获得更精细的调整分辨率。因此，也以第二减速/加速循环计数器204所提供的较短的周期执行逻辑减速/加速操作，以便通过组合较短和较长周期的逻辑减速/加速操作来获得更精细的调整分辨率和更宽的可调整范围。
然而，对于通常的高精度电子时计，在事先确定逻辑减速/加速电路的操作周期和减速/加速数据输入端口的比特数之后，已研制出用于高精度电子时计的定制的IC。结果，逻辑减速/加速电路的最小分辨率和可调整范围已固定，并且精度的实际厂家调整面临由于调整精度随工厂不同并根据温度、环境等变化而不能获得目标精度，从而明显影响大量产品的生产。还有，在振荡电路中使用的石英频率超越ICs所固定的调整范围变化时，可能由于石英的筛选等而导致费用的增加。还有，虽然用于高精度电子时计的一些ICs包括校正装置，用于在由于石英的老化特性等而使精度随时间恶化时提供的业务，但仍出现由于在IC研制时分配给IC的调整量，使对于零售商店等的再调整来说是太粗或太细的减速/加速量从而不能执行再调整的问题。这些问题仅在研制IC并且产品已发行到工厂与市场之后才发现，而且导致各种问题，包括产品的减少、费用增加和与IC硬件修改有关的以后的传递。
本发明首先提供一种电子时计，包括振荡电路；系统时钟生成电路，用于从振荡电路的输出中生成系统时钟；分频电路，用于对振荡电路的输出进行分频；ROM，其中编程诸如时钟的时间测量操作的处理程序；CPU，用于解释在ROM中编程的数据，以便执行各种运算处理；RAM，用于存储各种数据；中断信号生成电路，用于生成中断信号给CPU；减速/加速数据输入端口，用于从外部提取减速/加速数据；逻辑减速/加速电路，用于改变分频电路的分频比来调整精度；和减速/加速数据存储电路，用于存储确定逻辑减速/加速电路上的减速/加速量的减速/加速数据。
第二，提供第一结构加上减速/加速校正数据输入端口的一种结构，此输入端口用于从外部提取数据来校正通过减速/加速数据输入端口输入的减速/加速数据。
图1是表示根据本发明的电子时计示例的功能方框图。
图2是表示常规电子时计的结构的功能方框图。
图3是表示根据本发明的电子时计的逻辑减速/加速电路的减速/加速量的表。
图4是表示用于实现根据本发明的电子时计的第一模式的操作流程图。
图5是表示实现根据本发明的电子时计的第二模式的操作流程图。
图6是表示实现根据本发明的电子时计的第三模式的操作流程图。
图1是表示根据本发明的典型结构示例的功能方框图。在图1中，振荡电路101的输出输入到系统时钟生成电路102，并且用于执行各种算术处理的CPU105利用此系统时钟进行操作。振荡电路101的输出也输入到分频电路103，并且中断信号生成电路107对已在分频电路103上进行分频的信号操作，以便生成中断信号给CPU105。
为了操作逻辑减速/加速电路109改变分频电路103的分频比来调整精度，CPU105开始中断操作以响应来自中断信号生成电路107的中断信号，并且首先确定ROM104中的地址以便通过数据总线112发送编程数据给CPU105。CPU105解释编程数据以便执行各种算术处理。每当CPU105中断时，递增在RAM106中分配的逻辑减速/加速循环计数器；在计数预定值时，地址总线113根据ROM104中的数据选择逻辑减速/加速电路109的操作控制地址；并且利用数据总线112操作逻辑减速/加速电路。
地址总线113根据ROM104中的数据从指定为减速/加速数据输入端口108与减速/加速校正数据输入端口111的输入端口的数据中选择输入端口地址，以便利用来自CPU105的读信号将逻辑减速/加速电路109中的减速/加速数据提取到数据总线112中并存储在CPU105的累加器中。根据ROM104和地址总线113中的数据选择减速/加速数据存储电路110中的地址，并且累加器中的数据存储在减速/加速数据存储电路110中。指定为减速/加速数据输入端口108与减速/加速校正数据输入端口111的输入端口可以是通用输入端口或输入/输出端口，只要它们能提取外部数据就行。
图3是利用取决于本发明的逻辑减速/加速电路中的减速/加速周期与减速/加速数据组合的每天的差异表示减速/加速量的表。在图3中，当振荡电路101的输出是32kHz时，形成减速/加速数据存储电路110的比特B0-B5对应每个32kHz、16kHz、8kHz、4kHz、2kHz与1kHz时钟的减速/加速量，并且能从下面等式中得到每天的减速/加速量。
(1/减速/加速频率)*86400秒/减速/加速周期(秒/天)(1)利用等式(1)，以(1/16384)*86400/32＝16.5(毫秒/天)得到在B1上执行的以320秒为周期的逻辑减速/加速操作的减速/加速量。
图4是表示在逻辑减速/加速电路109以10秒与320秒的时钟操作并且减速/加速数据具有10比特时根据本发明的电子时计的操作流程图。在图4中，CPU105开始中断操作以响应来自中断信号生成电路107的中断信号，以便递增在CPU105中指定的10秒循环计数器和320秒循环计数器(S401)。确定10秒循环计数器是否已达到10。如果已达到10，进入分支S403，而如果还未达到10，进入分支S406(S402)。当10秒循环计数器已达到10时，提取减速/加速数据输入端口108的10比特之中以10秒为周期指定给减速/加速数据的5比特(S403)。所提取的5比特中的数据设置在减速/加速数据存储电路110的B0-B4中(S404)。逻辑减速/加速电路109根据所设置的减速/加速数据操作(S405)。当10秒循环计数器未达到10时，确定320秒计数器是否已达到320。如果已达到320，进入分支S407，而如果未达到320，CPU105暂停以便开始HALT操作(S406)。当320秒循环计数器已达到320，提取减速/加速数据输入端口108的10比特之中以320秒为周期指定给减速/加速数据的5比特(S407)。所提取的5比特中的数据设置在减速/加速数据存储电路110的B0-B4中(S408)。逻辑减速/加速电路109根据所设置的减速/加速数据操作(S409)。通过上述操作，逻辑减速/加速电路109能利用8毫秒/天的最小分辨率和8.44秒/天的最大分辨率执行逻辑减速/加速。
图5是表示在逻辑减速/加速电路109以10秒和640秒的时钟操作并且减速/加速数据具有11比特时根据本发明的电子时计的操作流程图。在图5中，CPU105开始中断操作以响应来自中断信号生成电路107的中断信号，以便递增在CPU105中指定的10秒循环计数器和640秒循环计数器(S501)。确定10秒循环计数器是否已达到10。如果已达到10，进入分支S503，而如果还未达到10，进入分支S506(S502)。当10秒循环计数器已达到10时，提取减速/加速数据输入端口108的10比特之中以10秒为周期指定给减速/加速数据的5比特(S503)。所提取的5比特中的数据设置在减速/加速数据存储电路110的B0-B4中(S504)。逻辑减速/加速电路109根据所设置的减速/加速数据操作(S505)。当10秒循环计数器未达到10时，确定640秒计数器是否已达到640。如果已达到640，进入分支S507，而如果未达到640，CPU105暂停以便开始HALT操作(S506)。当640秒循环计数器已达到640，提取减速/加速数据输入端口108的10比特之中以640秒为周期指定给减速/加速数据的5比特(S507)。所提取的5比特中的数据设置在减速/加速数据存储电路110的B0-B4中(S508)。逻辑减速/加速电路109根据所设置的减速/加速数据操作(S509)。通过上述操作，逻辑减速/加速电路109能利用4毫秒/天的最小分辨率和8.44秒/天的最大分辨率执行逻辑减速/加速。
图6是表示根据本发明的电子时计中校正减速/加速数据处理的流程图。在图6中，通过减速/加速数据输入端口108读出的减速/加速数据写入在RAM106中指定的第一算术区域(S601)。通过减速/加速校正数据输入端口111读出的减速/加速数据写入在RAM106中指定的第二算术区域(S602)。写入第二算术区域中的数据根据ROM104中的编程数据指定给各个比特B0-B5，并加到或从对应所指定比特的第一算术区域中的比特中减去(S603)。已计算的第一算术区域中的数据设置在减速/加速数据存储电路110中(S604)。随后，图4或图6中所示操作继续。
根据本发明，如上所述，由于能根据ROM中编程的数据随意设置减速/加速周期和减速/加速数据的比特数，所以有可能根据工厂的制造系统容易地改变精度调整的分辨率和可调范围。还有，也能根据零售商店等的信息通过改变ROM中编程的数据容易地复位市场中精度重新调整所要求的调整量。
权利要求
1.一种电子时计，其特征在于，它包括振荡电路；系统时钟生成电路，用于从所述振荡电路的输出中生成系统时钟；分频电路，用于对振荡电路的输出进行分频；ROM，其中编程诸如时钟的时间测量操作的处理程序；CPU，用于解释在所述ROM中编程的数据，以便执行各种算术处理；RAM，用于存储各种数据；中断信号生成电路，用于生成中断信号给所述CPU；减速/加速数据输入端口，用于从外部提取减速/加速数据；逻辑减速/加速电路，用于改变所述分频电路的分频比来调整精度；和减速/加速数据存储电路，用于存储确定所述逻辑减速/加速电路上的减速/加速量的减速/加速数据，其特征还在于，所述逻辑减速/加速电路根据所述ROM中的数据从所述中断信号生成电路中接收信号、以所述CPU在所述RAM中计数的至少两个周期操作和根据所述ROM中编程的数据使通过所述减速/加速数据输入端口提取的并存储在所述减速/加速数据存储电路中的减速/加速数据与两个减速/加速周期进行随意组合。
2.根据权利要求1的电子时计，其特征在于，它包括减速/加速校正数据输入端口，此输入端口用于从外部提取数据来校正通过所述减速/加速数据输入端口输入的减速/加速数据，并且其特征在于，所述逻辑减速/加速电路通过使所述减速/加速数据存储电路存储通过所述减速/加速数据输入端口和所述减速/加速校正数据输入端口提取的已由所述CPU根据在所述RAM中编程的数据在所述RAM上计算的数据来操作。
全文摘要
一种高精度电子时钟,其中由微处理器控制用于调整电子时钟精度的缓冲存储电路的操作。振荡电路(101)的输出输入到系统时钟生成电路(102),并且用于执行各种算术处理的CPU(105)利用此系统时钟开始操作。振荡电路(101)的输出也输入到分频电路(103)。中断信号生成电路(107)利用具有利用分频电路(103)划分的频率的信号开始操作,并生成中断信号给CPU(105)。缓冲存储电路(109)每个中断动作递增分配给RAM(106)的缓冲循环计数器。在进行预定计数时,缓冲存储电路(109)利用ROM(104)的数据开始操作。至于缓冲存储电路(109)的缓冲数据,缓冲数据输入端口(108)的数据根据ROM(104)中的数据存储在缓冲数据存储装置(110)中。
文档编号G04G3/00GK1251665SQ98803727
公开日2000年4月26日 申请日期1998年3月25日 优先权日1997年3月27日
发明者小笠原健治 申请人:精工电子有限公司