一种基于软总线的协同数控系统的制作方法
【技术领域】
[0001]本发明涉及数控技术领域，具体是指一种基于软总线的协同数控系统。
【背景技术】
[0002]装备制造业承担着为国民经济各行业提供装备的重任，任何国家，为了自身的发展和安全，都将发展装备制造业作为国家战略。以数控机床和数控装备为代表的“工作母机”，是装备制造业中先进机械制造装备的典型代表，是实现制造技术和装备现代化的基石，也是保证高技术产业发展和国防现代化的重大装备。
[0003]数控系统包括运动控制器、伺服驱动器和伺服电机三部分，各自的职能为:运动控制器按给定位置和速度指令规划运动轨迹并把运动指令发送到伺服驱动器；伺服驱动器把运动指令转换成开关信号，通过控制驱动功率模块的通断来控制电机的三相电的通电顺序和时间；伺服电机按照三相电的通电节拍完成相应的运动。
[0004]常见的运动控制器与伺服驱动器的连接方式有以下三种:模拟量型、脉冲型和总线型。模拟量型的传输方式存在“零飘”和抗干扰性差等缺点；脉冲型的传输方式具有的缺点是一旦出现多或少脉冲，伺服系统无法鉴别，依然按照给定的脉冲控制电机运行；总线型的通讯方式存在的缺点是通信协议复杂，对硬件的处理能力和稳定性要求较高，致使通信速率不高。
[0005]目前，高端数控系统中运动控制器与伺服器的通信方式基本上都是采用总线通信，受到硬件和稳定性等的影响，国际上数控系统总线通信速率最高为50Mps。通信速率的快慢限制了数控系统之间信息的交互，进一步限制数控系统的实时性和响应性，进而影响数控设备整机性能。
【发明内容】
[0006]本发明的目的是克服现有技术中的不足之处，提供一种基于软总线的协同数控系统，可以实现最快的通信速率并能保证通信的稳定性，进而提高数控系统的整机性能。
[0007]本发明的目的是通过以下技术方案来实现的:
[0008]—种基于软总线的协同数控系统，包括控制单元、功率单元以及用于给各单元供电的电源单元，所述电源单元与控制单元、功率单元连接，所述控制单元包括:
[0009]主CPU核心模块，用于伺服电机联动角位移以及角速度的计算、规划和调度；
[0010]从CPU核心模块，用于伺服电机电流采样、坐标变换；
[0011]ΑΙ/Α0模块，用于外部模拟信号的输入和输出；
[0012]DI/D0模块，用于外部数字信号的输入和输出；
[0013]所述主CPU核心模块通过CPLD/FPGA模块与从CPU核心模块连接，所述从CPU核心模块通过ΑΙ/Α0模块、与电机的信号控制端连接，所述从CPU核心模块通过DI/D0模块与功率单元连接。
[0014]具体的，所述基于软总线的协同数控系统还包括:
[0015]232/485串口模块，用于与外部串口通讯；
[0016]存储模块，用于存储文件系统数字数据和程序；
[0017]数显模块，用于显示电机运行状态以及相关的报警信号；
[0018]网口模块，用于与外部设备联网，分享数据并实施实时监控，所述232/485串口模块、存储模块、数显模块、网口模块与主CPU核心模块连接。
[0019]具体的，所述基于软总线的协同数控系统还包括编码器接口模块，所述编码器接口模块与电机端的编码器连接，接收电机附带的光电编码器脉冲信号或者旋转编码器输出信号。
[0020]具体的，所述基于软总线的协同数控系统还包括过压或欠压保护模块，过压或欠压保护模块与从CPU核心模块连接。
[0021]本发明相比现有技术具有以下优点及有益效果:
[0022]本发明的主CPU核心模块与从CPU核心模块的通信是通过共享内存式的实时读写，能实现最高速的通信，主从CPU核心模块的通信是在CPLD/FPGA内部通过软总线实现，不受外界干扰信号影响，能保证数据交换的稳定可靠性；主CPU核心模块与从CPU核心模块无缝连接，保证多个从cpu对数据处理的同步性。
【附图说明】
[0023]图1为本发明实施例基于软总线的协同数控系统的结构方框图。
【具体实施方式】
[0024]下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
[0025]实施例
[0026]如图1，一种基于软总线的协同数控系统，包括控制单元、功率单元以及用于给各单元供电的电源单元，所述电源单元与控制单元、功率单元连接，所述控制单元包括:
[0027]主CPU核心模块，用于伺服电机联动角位移以及角速度的计算、规划和调度；
[0028]从CPU核心模块，用于伺服电机电流采样、坐标变换；
[0029]ΑΙ/Α0模块，用于外部模拟信号的输入和输出；
[0030]DI/D0模块，用于外部数字信号的输入和输出；
[0031 ] 所述主CPU核心模块通过CPLD/FPGA模块与从CPU核心模块连接，所述从CPU核心模块通过ΑΙ/Α0模块、与电机的信号控制端连接，所述从CPU核心模块通过DI/D0模块与功率单元连接。
[0032]所述CPLD/FPGA模块为软总线的组网设计，包括通信协议制定，波特率的设置和从站点规划等。
[0033]具体的，所述基于软总线的协同数控系统还包括:
[0034]232/485串口模块，用于与外部串口通讯；
[0035]存储模块，用于存储文件系统数字数据和程序；
[0036]数显模块，用于显示电机运行状态以及相关的报警信号；
[0037]网口模块，用于与外部设备联网，分享数据并实施实时监控，所述232/485串口模块、存储模块、数显模块、网口模块与主CPU核心模块连接。
[0038]具体的，所述基于软总线的协同数控系统还包括编码器接口模块，所述编码器接口模块与电机端的编码器连接，接收电机附带的光电编码器脉冲信号或者旋转编码器输出信号。
[0039]具体的，所述基于软总线的协同数控系统还包括过压或欠压保护模块，过压或欠压保护模块与从CPU核心模块连接。
[0040]本实施例中，所述功率单元通过控制单元的控制信号把三相AC按照一定的规律通电，进而控制电机的角度、速度和转矩等。具体包括以下模块:
[0041]整流模块，用于将输入的三相市电转换成两项直流电；
[0042]电容模块，用于对整流后的电信号进行滤波；
[0043]IPM模块，用于将直流电转换成三相交流电，所述整流模块、电容模块、IPM模块依次串联，所述整流模块的输入端外接三相市电，所述IPM模块的输出端连接电机。
[0044]本发明的采取如下的软总线通信方案:
[0045]1)硬件连接方式:
[0046]本发明中，根据实际应用情况，主CPU核心模块可以接多个从CPU核心模块(如图
1所示的从cpu2和从cpu3)，形成空间多维坐标联动控制。主CPU核心模块、多个从CPU核心模块的地址线，数据线以及控制线连到CPLD/FPGA的10引脚。
[0047]2)软总线设计
[0048]按照通信协议，在CPLD/FPGA模块内设计串口 /并口收发器，开辟一定存储量的内存空间，定义主CPU核心模块和从CPU核心模块的数据收发机制(包括时钟、握手信号等)。
[0049]3)实现方式
[0050]首先，按照数据类型，在CPLD/FPGA模块的内存配置各种数据存储空间并定义对应的地址。然后，主CPU核心模块通过地址线、数据线和控制线把数据发送到CPLD/FPGA的内存。接着，从CPU核心模块通过地址线、数据线和控制线在CPLD/FPGA对应的内存读取数据，完成主CPU核心模块到从CPU核心模块的数据发送。反之，从CPU核心模块则发送数据到主CPU核心模块。进而，实现主、从CPU核心模块的高速实时通信。
[0051]上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
【主权项】
1.一种基于软总线的协同数控系统，包括控制单元、功率单元以及用于给各单元供电的电源单元，所述电源单元与控制单元、功率单元连接，其特征在于，所述控制单元包括: 主CPU核心模块，用于伺服电机联动角位移以及角速度的计算、规划和调度； 从CPU核心模块，用于伺服电机电流米样、坐标变换； AI/AO模块，用于外部模拟信号的输入和输出； DI/DO模块，用于外部数字信号的输入和输出； 所述主CPU核心模块通过CPLD/FPGA模块与从CPU核心模块连接，所述从CPU核心模块通过AI/AO模块、与电机的信号控制端连接，所述从CPU核心模块通过DI/DO模块与功率单元连接。2.根据权利要求1所述的基于软总线的协同数控系统，其特征在于，所述基于软总线的协同数控系统还包括: 232/485串口模块，用于与外部串口通讯； 存储模块，用于存储文件系统数字数据和程序； 数显模块，用于显示电机运行状态以及相关的报警信号； 网口模块，用于与外部设备联网，分享数据并实施实时监控，所述232/485串口模块、存储模块、数显模块、网口模块与主CPU核心模块连接。3.根据权利要求1所述的基于软总线的协同数控系统，其特征在于，所述基于软总线的协同数控系统还包括编码器接口模块，所述编码器接口模块与电机端的编码器连接，接收电机附带的光电编码器脉冲信号或者旋转编码器输出信号。4.根据权利要求1所述的基于软总线的协同数控系统，其特征在于，所述基于软总线的协同数控系统还包括过压或欠压保护模块，过压或欠压保护模块与从CPU核心模块连接。
【专利摘要】本发明公开了一种基于软总线的协同数控系统，包括控制单元、功率单元以及电源单元，电源单元与控制单元、功率单元连接，控制单元包括：主CPU核心模块，用于伺服电机联动角位移以及角速度的计算、规划和调度；从CPU核心模块，用于伺服电机电流采样、坐标变换；AI/AO模块，用于外部模拟信号的输入和输出；DI/DO模块，用于外部数字信号的输入和输出；主CPU核心模块通过CPLD/FPGA模块与从CPU核心模块连接，从CPU核心模块通过AI/AO模块、与电机的信号控制端连接，从CPU核心模块通过DI/DO模块与功率单元连接。本发明能实现最高速的通信，不受外界干扰信号影响，能保证数据交换的稳定可靠性。
【IPC分类】G05B19/414
【公开号】CN105373080
【申请号】CN201510831343
【发明人】张碧陶
【申请人】张碧陶
【公开日】2016年3月2日
【申请日】2015年11月25日