一种基于leon3软核的单fpga数字控制器的制造方法
【技术领域】
[0001] 本发明属于数字信号处理技术领域，具体设及一种基于LE0N3软核的单FPGA数字 控制器。
【背景技术】
[0002] 数字控制器的性能通常由A/D转换过程的延时、计算延时、信号调制延时、传输延 时、数字化过程中的有限位精度等因素决定。基于DSP的数字控制器，串行计算处理能力 强，但接口不灵活、并行处理能力不足，影响了控制效果。FPGA的数据吞吐量大，I/O等资源 丰富、并行计算能力灵活，能提供最小的计算延时，并提供比标准DSP更高的数字化精度。 基于DSP+FPGA的数字控制器，解决了数据并行处理和外围接口问题，但也带来了传输延时 增加、控制器体积和功耗增大的问题。
[0003] 如果将数字控制器需要的A/D转换控制、计算处理、PWM生成逻辑等模块集中在一 个FPGA忍片上，就可W减小系统总的输入输出延时，并使系统集成度提高，功耗相应降低。 但是，如果数字控制器的全部功能均W硬件描述语言的方式实现，虽然可W达到很高的运 算速度，然而不利于系统控制参数的调整和控制方法的改变，降低了数字控制器的灵活性。
【发明内容】
[0004] 本发明需要解决的技术问题为：现有的全部功能均W硬件描述语言方式实现的数 字控制器灵活性低。 阳005] 本发明的技术方案如下所述：
[0006] 一种基于LE0N3软核的单FPGA数字控制器，包括：用VHDL硬件描述语言实现的 LE0N3处理器、串口通讯模块两个、A皿总线控制器、存储控制器、AHB/Aro桥接器、浮点处理 器和A皿总线，所述LE0N3处理器、串口通讯模块、A皿总线控制器、存储控制器、AHB/Aro桥 接器和浮点处理器均与A皿总线连接；
[0007] 还包括用VHDL硬件描述语言实现的A/D同步采样控制模块、PWM输出模块、直接 计算模块和Are总线；所述AHB/Aro桥接器、A/D同步采样控制模块、PWM输出模块和直接 计算模块均与Aro总线连接；
[0008] 所述LE0N3处理器内下载运行有主控算法程序和监控程序。
[0009] 优选的，所述A/D同步采样控制模块用于控制A/D转换忍片进行数据采样，并读取 采样结果；所述PWM输出模块将处理器计算出的控制结果转化为PWM波形用W输出；所述 直接计算模块读取可直接跟FPGA进行数据交换的传感器所输出的数据，并将此数据发送 至LE0N3处理器。
[0010] 优选的，所述所述LE0N3处理器1的配置为：LE0N3处理器单元个，寄存器窗口个， 硬件乘法/除法器为周期，保留乘加指令，不保留硬件断点，指令缓存为4邸，数据缓存为 4邸，串口调试不开启缓存，LE0N2内存管理器只保留32位PROM管理，AHB RAM为64邸，UART 接口为4b}rte FIFO APB UART，32为可编程定时器2个，通用10为8位GRGPI0。
[0011] 本发明的有益效果为：
[0012] 1)本发明采用基于LE0N3处理器软核的FPGA数字控制器，主程序、监控程序等 W软件形式运行在处理器软核上，软件调试灵活方便；数字滤波、浮点计算、通讯接口等W VHDL硬件描述语言实现，运算效率高，数据处理同步性好。
[001引。本发明将数字控制器集成在一个FPGA忍片上，将控制过程中数据采样、计算到 输出的延时大大降低。
【附图说明】
[0014] 图1为本发明的FPGA控制器组成原理框图； 阳01引其中，1-LE0N3处理器，2-串口通讯模块，3-A皿总线控制器，4-存储控制器， 5-AHB/Aro桥接器，6-浮点处理器，7-A皿总线，8-A/D同步采样控制模块，9-PWM输出模块， 10直接计算模块，11-Aro总线。
【具体实施方式】
[0016] 一种基于LE0N3软核的单FPGA数字控制器，如图1所示，包括：用VHDL硬件描述 语言实现的LE0N3处理器1、串口通讯模块2两个、A皿总线控制器3、存储控制器4、AHB/ ATO桥接器5、浮点处理器6、A皿总线7、A/D同步采样控制模块8、PWM输出模块9、直接计 算模块10和Are总线11。所述LE0N3处理器1、串口通讯模块2两个、A皿总线控制器3、 存储控制器4、AHB/Aro桥接器5和浮点处理器6均与A皿总线7连接，所述AHB/Aro桥接 器5、A/D同步采样控制模块8、PWM输出模块9和直接计算模块10均与Aro总线11连接。
[0017] 所述A/D同步采样控制模块8用于控制A/D转换忍片进行数据采样，并读取采样 结果。
[001引所述PWM输出模块9将处理器计算出的控制结果转化为PWM波形用W输出。
[0019] 所述直接计算模块10读取可直接跟FPGA进行数据交换的传感器所输出的数据， 并将此数据发送至LE0N3处理器1。
[0020] 主控制算法程序和监控程序用C语言实现，然后使用SPARC平台下的编译工具 sparc-elf-gcc进行编译，生成可执行程序后下载至LE0N3处理器1内。
[0021] FPGA数字控制器的工作过程为：Are总线11上的A/D同步采样控制模块8控制八 通道AD MAX1308对信号调理后的多路传感器数据进行同步采样。采样结果存放在地址范 围为8000化00 - SOOOOcOO的各寄存器中。直接计算模块10接收来自被控对象的规定电 平和阻抗特性输入信息，计算处理后保存到设备相应地址寄存器中。LE0N3处理器1通过 片上AMBA总线读取上述采样结果，按照设计的控制算法进行计算，产生控制信号。控制信 号通过AHB/Aro桥接器发送到PWM输出模块9。PWM输出模块按照设计好的逻辑调制输出 PWM信号。PWM信号经开关攻放放大后发送到被控对象的执行机构，从而完成控制输出。
[0022] 根据硬件平台资源配置LE0N3处理器1的综合工艺、主时钟生成方式，处理器配 置、定时器、调试接口、外设等，主要配置结果如表1所示。
[0023] 表1 LE0N3处理器配置结果
[0024]
【主权项】
1. 一种基于LE0N3软核的单FPGA数字控制器，包括：用VHDL硬件描述语言实现的 LE0N3处理器（1)、串口通讯模块（2)两个、AHB总线控制器（3)、存储控制器（4)、AHB/APB 桥接器（5)、浮点处理器（6)和AHB总线（7)，所述LE0N3处理器（1)、串口通讯模块（2)、AHB 总线控制器（3)、存储控制器（4)、AHB/APB桥接器（5)和浮点处理器（6)均与AHB总线（7) 连接；其特征在于： 还包括用VHDL硬件描述语言实现的A/D同步采样控制模块（8)、PWM输出模块（9)、直 接计算模块（10)和APB总线（11);所述AHB/APB桥接器（5)、A/D同步采样控制模块（8)、 PWM输出模块（9)和直接计算模块（10)均与APB总线（11)连接； 所述LEON3处理器（1)内下载运行有主控算法程序和监控程序。2. 如权利要求1所述的基于LEON3软核的单FPGA数字控制器，其特征在于：所述A/D 同步采样控制模块（8)用于控制A/D转换芯片进行数据采样，并读取采样结果；所述PWM输 出模块（9)将处理器计算出的控制结果转化为PWM波形用以输出；所述直接计算模块（10) 读取可直接跟FPGA进行数据交换的传感器所输出的数据，并将此数据发送至LEON3处理器 ⑴。3. 如权利要求2所述的基于LEON3软核的单FPGA数字控制器，其特征在于：所述所述 LEON3处理器（1)的配置为：LEON3处理器单元1个，寄存器窗口 8个，硬件乘法/除法器为 2周期，保留乘加指令，不保留硬件断点，指令缓存为4KB，数据缓存为4KB，串口调试不开启 缓存，LEON2内存管理器只保留32位PROM管理，AHB RAM为64KB，UART接口为4byte FIFO APB UART，32为可编程定时器2个，通用10为8位GRGPIO。
【专利摘要】本发明属于数字信号处理技术领域，具体涉及一种基于LEON3软核的单FPGA数字控制器。一本发明的FPGA数字控制器，包括LEON3处理器、串口通讯模块两个、AHB总线控制器、存储控制器、AHB/APB桥接器、浮点处理器和AHB总线、A/D同步采样控制模块、PWM输出模块、直接计算模块和APB总线；本发明解决了现有的全部功能均以硬件描述语言方式实现的数字控制器灵活性低的问题，主程序、监控程序等以软件形式运行在处理器软核上，软件调试灵活方便；数字滤波、浮点计算、通讯接口等以VHDL硬件描述语言实现，运算效率高，数据处理同步性好。
【IPC分类】G05B19/042
【公开号】CN105629817
【申请号】CN201410602351
【发明人】潘明健, 李彬, 杨飞, 刘波, 荣利霞, 宋凯歌
【申请人】北京临近空间飞行器系统工程研究所, 中国运载火箭技术研究院
【公开日】2016年6月1日
【申请日】2014年10月31日