处理器开发实验平台的制作方法
【专利摘要】本实用新型提供一种处理器开发实验平台。本实用新型的处理器开发实验平台包括控制器、存储器和FPGA芯片；控制器包括IO接口和存储器接口；控制器通过IO接口与外部设备连接，通过存储器接口与存储器连接，存储器与FPGA芯片连接；控制器通过IO接口获取配置代码、启动代码和操作系统代码，通过存储器接口将获取的代码传输至存储器；FPGA芯片通过与所述存储器之间的连接接口从存储器获取代码；FPGA芯片通过加载配置代码形成处理器内核，通过加载启动代码启动与FPGA芯片连接的硬件设备；FPGA芯片通过运行操作系统代码形成处理器。本实用新型的实验平台可提高实验效果，保证所开发处理器的实用性。
【专利说明】
处理器开发实验平台
技术领域
[0001 ]本实用新型涉及计算机技术领域，尤其涉及一种处理器开发实验平台。
【背景技术】
[0002]计算机软硬件技术的不断发展，使得计算机开发，特别是处理器的开发在教学及研究领域的意义越来越重大。
[0003]目前，大多学校及研究机构在处理器开发过程中，大多采用虚拟实验平台进行。即，利用软件来模拟硬件环境，使得用户无法接触到实际的硬件，而在虚拟环境中进行。这使得基于处理器开发的实验，仅局限在操作系统代码阶段。
[0004]由于处理器开发不只包括操作系统代码，因此，采用虚拟实验平台所进行的处理器开发的实验效果较差，所开发的处理器的实用性也较差。
【实用新型内容】
[0005]本实用新型提供一种处理器开发实验平台，以使得基于该实验平台进行处理器开发过程中包括处理器的底层硬件开发，也包括处理器的操作系统开发，提高处理器开发的实验效果，保证所开发的处理器的实用性。
[0006]本实用新型提供一种处理器开发实验平台，包括:控制器、存储器和现场可编程门阵列FPGA芯片;控制器包括:输入输出1接口和存储器接口 ；控制器通过1接口与外部设备连接，通过存储器接口与存储器连接，存储器与FPGA芯片连接；
[0007]控制器，通过1接口从所述外部设备获取配置代码、启动代码和操作系统代码，通过存储器接口将配置代码、启动代码和操作系统代码传输至存储器中；FPGA芯片，通过与存储器之间的连接接口从存储器中获取配置代码、启动代码和操作系统代码；
[0008]FPGA芯片通过加载配置代码形成处理器内核，通过加载启动代码启动与FPGA芯片连接的硬件设备;FPGA芯片通过运行操作系统代码形成处理器。
[0009]可选的，存储器接口包括第一接口、第二接口和第三接口；存储器包括:第一存储器、第二存储器和第三存储器;FPGA芯片包括:第四接口、第五接口和第六接口 ；
[0010]第一存储器与第一接口和第四接口连接;控制器通过第一接口将配置代码传输至第一存储器;FPGA芯片通过第四接口从第一存储器获取配置代码；
[0011 ]第二存储器与第二接口和第五接口连接;控制器通过第二接口将启动代码传输至第二存储器;FPGA芯片通过第五接口从第二存储器获取启动代码；
[0012]第三存储器与第三接口和第六接口连接;控制器通过第三接口将操作系统代码传输至第三存储器;FPGA芯片通过第六接口从第三存储器获取操作系统代码。
[0013]可选的，第一接口通过联合测试行为组织JTAG线与第四接口连接；
[0014]第二接口通过串行外设接口SPI线与第五接口连接；
[0015]第三接口通过传输总线与第六接口连接。
[0016]可选的，JTAG线上具有第一开关，第一开关与第一接口和第四接口连接;第一开关用于根据控制器的控制，控制第一存储器与第一接口和第四接口的连接状态；
[0017]SPI线上具有第二开关，第二开关用于根据控制器的控制，控制第二存储器与第二接口和第五接口的连接状态；
[0018]传输总线上具有第三开关，第三开关用于根据控制器的控制，控制第三存储器与第三接口的连接和第六接口的连接状态。
[0019]可选的，实验平台还包括:电源复位模块；电源复位模块与控制器和FPGA芯片连接；
[0020]电源复位模块用于根据控制器的控制，对FPGA芯片进行上电和复位。
[0021]可选的，第一存储器和第二存储器为只读存储器R0M，第三存储器为与非NAND存储器。
[0022]可选的，该控制器为中央处理器。
[0023]本实用新型提供的处理器开发实验平台可包括控制器、存储器和FPGA芯片；控制器包括1接口和存储器接口 ；该控制器通过1接口与外部设备连接，通过存储器接口与存储器连接，存储器与FPGA芯片连接，控制器通过1接口从该外部设备获取配置代码、启动代码和操作系统代码，通过存储器接口将配置代码、启动代码和操作系统代码传输至存储器中；FPGA芯片通过与存储器之间的连接接口从存储器中获取配置代码、启动代码和操作系统代码;FPGA芯片通过加载配置代码形成处理器内核，通过加载启动代码启动与FPGA芯片连接的硬件设备;FPGA芯片通过运行操作系统代码形成处理器。因而，采用本实用新型的实验平台进行处理器开发的实验过程中，FPGA芯片可通过从控制器获取的配置代码实现处理器内核的实验开发，也可通过从控制器获取的启动代码实现处理器内核所连接的硬件设备的启动等进行实验开发，因而可实现处理器的底层硬件的开发，并且还可通过从控制器获取的操作系统代码实现对处理器的软件层，即操作系统的开发，因而可提高对处理器开发的实验效果，保证所开发处理器的实用性。
【附图说明】
[0024]图1为本实用新型实施例提供的一种处理器开发实验平台的结构示意图；
[0025]图2为本实用新型实施例提供的另一种处理器开发实验平台的结构示意图；
[0026]图3为本实用新型实施例提供的又一种处理器开发实验平台的结构示意图；
[0027]图4为本实用新型实施例提供的再一种处理器开发实验平台的结构示意图。
【具体实施方式】
[0028]本实用新型提供一种处理器开发实验平台。该处理器开发实验平台也称处理器原理实验平台。该处理器开发实验平台可以为学校或研发机构，在处理器开发过程中所使用。
[0029]图1为本实用新型实施例提供的一种处理器开发实验平台的结构示意图。如图1所示，该处理器开发实验平台100可包括:控制器101、存储器102和现场可编程门阵列(Field—Programmable Gate Array，简称FPGA)芯片 103。控制器1I 包括:输入输出(InputOutput，简称10)接口 104和存储器接口 105。控制器101通过1接口 104与外部设备106连接，通过存储器接口 105与存储器102连接，存储器102与FPGA芯片103连接。
[0030]控制器101，通过1接口 104从外部设备106获取配置代码、启动代码和操作系统(Operating System，简称OS)代码，通过存储器接口 105将配置代码、启动代码和操作系统代码传输至存储器102中；FPGA芯片103，通过与存储器102之间的连接接口从存储器102中获取该配置代码、该启动代码和该操作系统代码。
[0031]FPGA芯片103通过加载该配置代码形成处理器内核，通过加载该启动代码启动与FPGA芯片103连接的硬件设备;FPGA芯片103通过运行该操作系统代码形成处理器。
[0032]具体地，FPGA芯片102可包括可配置逻辑模块(Configurable Logic Block，简称CLB)、输出输入模块(Input Output Block，简称1B)和内部连线。其中，CLB可通过加载程序实现对应的逻辑功能，1B包括FPGA芯片与外设的连接接口，内部连接用于连接该FPGA芯片内部的所有单元。控制器101可以为中央处理器，例如龙芯2H处理器。FPGA芯片102例如可以为阿尔特拉(Altera)公司生成的FPGA芯片。
[0033]控制器101可以为该实验平台的操作终端，即该实验平台中面向用户的操作终端。10接口 104可包括外设接口，如串行接口、显示接口、通用串行总线(Universal SerialBus，简称USB)接口、以太网接口及存储器接口等至少一个。其中，该串行接口也称串行通讯接口(Cluster Communicat1n Port，简称COM)，该显示接口可以为视频图像阵列(VideoGr aph i c s Arr ay，简称VGA)接口，该以太网接口可以为千兆以太网标准如1 00BASE-TX对应的千兆网路接口，即，传输速率为1000兆比特每秒(Mill1n bits per second，简称Mbps)的网络接口。该以太网接口的类型例如可以为RJ-45接口、RJ-11接口、SC光纤接口、光纤分布式数据接口(Fiber Distributing Data Interf ace，简称FDDI)、连接单元接口(Attachment Unit Interface，简称AUI)、基本网络卡(Basic Network Crad，简称BNC)接口和控制(Console)接口中任一。
[0034]外部设备106可以为输入设备、存储设备或网络设备等任一。举例来说，若外部设备106为输入设备，则控制器101通过10接口 104获取输入设备所输入的该配置代码、该启动代码及该操作系统代码;若外部设备106为存储设备，控制器101可通过10接口 104获取存储设备所存储的该配置代码、该启动代码及该操作系统代码;若外部设备106为网络设备，控制器101可通过10接口 104从网络设备中获取通过网络远程传输的该配置代码、该启动代码及该操作系统代码。其中，若10接口 104为串口，则该外部设备106可以为通过串口等连接的输入设备，如键盘、麦克等;若10接口 104为USB接口或存储器接口，则外部设备106可以为存储设备，如安全数据存储卡(Secure Digital Memory Card，简称SD)、USB闪存卡等;若10接口 104为网络接口，外部设备106可以为通过以太网接口连接的网络设备。
[0035]控制器101可通过存储器接口 105将配置代码、启动代码和操作系统代码烧写至存储器102中。该配置代码可以为待开发的处理器内核对应的代码。该配置代码也可称为逻辑代码。FPGA芯片102通过加载该配置代码实现逻辑功能的加载，形成待开发处理器内核。FPGA芯片102例如可以是通过CLB加载该配置代码实现逻辑功能的加载，使得该CLB形成该处理器内核。
[0036]该启动代码可以为基本输入输出系统(Basic Input Output System，简称B1S)代码，或者，引导加载(BootLoader)代码。FPGA芯片例如可以是通过1B加载该启动代码从而启动与FPGA芯片102连接的硬件设备。
[0037]该操作系统代码可以为windows操作系统、Iinux操作系统和Nnix操作系统等任一操作系统的代码。FPGA芯片102可通过加载该配置代码所形成的CPU，运行该操作系统代码，从而形成处理器，实现处理器的开发。
[0038]本实用新型提供的处理器实验平台可包括控制器、存储器和FPGA芯片；控制器包括1接口和存储器接口 ；该控制器通过1接口与外部设备连接，通过存储器接口与存储器连接，存储器与FPGA芯片连接，控制器通过1接口从该外部设备获取配置代码、启动代码和操作系统代码，通过存储器接口将配置代码、启动代码和操作系统代码传输至存储器中；FPGA芯片通过与存储器之间的连接接口从存储器中获取配置代码、启动代码和操作系统代码;FPGA芯片通过加载配置代码形成处理器内核，通过加载启动代码启动与FPGA芯片连接的硬件设备;FPGA芯片通过运行操作系统代码形成处理器。因而，采用本实用新型的实验平台进行处理器开发的实验过程中，FPGA芯片可通过控制器所获取的配置代码实现处理器内核的实验开发，也可通过从控制器获取的启动代码实现处理器内核所连接的硬件设备的启动等进行实验开发，因而可实现处理器的底层硬件的开发，并且还可通过从控制器获取的操作系统代码实现对处理器的软件层，即操作系统的开发，从而提高对处理器开发的实验效果，保证所开发处理器的实用性。
[0039]同时，通过对配置代码即处理器内核代码实现处理器内核的实验开发，可使得实验人员如学生或研发人员在实验过程中对处理器的工作原理及处理器内核的理解更透彻；通过启动代码实现处理器内核所连接的硬件设备的启动等进行实验开发，可使得实验人员在实验过程中对处理器中的启动、驱动等底层软件的工作原理，以及处理器内核与其连接的硬件设备的工作原理理解更深刻;通过操作系统代码对处理器的软件层即操作系统的开发可使得实验人员对处理器的软件运行环境有更深刻的理解。因此，本实用新型的处理器开发实验平台可为实验人员展示一个完整的处理器运行过程，因而，该处理器开发实验平台对处理器开发的实验效果更好，通过该实验平台所开发的处理器其实用性更佳。
[0040]可选的，在如上所述的处理器开发实验平台的基础上，本实用新型还可提供一种处理器开发实验平台。图2为本实用新型实施例提供的另一种处理器开发实验平台的结构示意图。如图2所示，可选的，存储器接口 105可包括:第一接口 201、第二接口 202和第三接口203;存储器102包括:第一存储器204、第二存储器205和第三存储器206 JPGA芯片103可包括:第四接口 207、第五接口 208和第六接口 209。
[0041 ] 第一存储器204与第一接口 201和第四接口 207连接;控制器101通过第一接口 201将配置代码传输至第一存储器204 APGA芯片103通过第四接口 207从第一存储器204获取配置代码。
[0042]第二存储器205与第二接口 202和第五接口 208连接;控制器101通过第二接口 202将启动代码传输至第二存储器205;FPGA芯片103通过第五接口 208从第二存储器205获取启动代码。
[0043]第三存储器206与第三接口 203和第六接口 209连接;控制器101通过第三接口 203将操作系统代码传输至第三存储器206; FPGA芯片103通过第六接口 209从第三存储器206获取操作系统代码。
[0044]可选的，第一接口 201通过联合测试行为组织(Joint Test Act1n Group，简称JTAG)线与第四接口 207连接。第二接口 202通过串行外设接口(Serial PeripheralInterface，简称SPI)线与第五接口 208连接。第三接口 203通过传输总线与第六接口 209连接。
[0045]可选的，在如上所述的处理器开发实验平台的基础上，本实用新型还可提供一种处理器开发实验平台。图3为本实用新型实施例提供的又一种处理器开发实验平台的结构示意图。如图3所示，该JTAG线上具有第一开关301，第一开关301与第一接口 201和第四接口207连接;第一开关301用于根据控制器101的控制，控制第一存储器204与第一接口 201和第四接口 207的连接状态。
[0046]SPI线上具有第二开关302，第二开关302用于根据控制器101的控制，控制第二存储器205与第二接口 202和第五接口 208的连接状态。
[0047]传输总线上具有第三开关303，第三开关303用于根据控制器101的控制，控制第三存储器206与第三接口 203和第六接口 209的连接状态。
[0048]具体地，第一开关301可在控制器101的控制下，控制第一存储器204与第一接口201的连接状态为连接态，第一存储器205与第四接口 207的连接状态为断开，从而使得控制器101通过第一接口 201将配置代码传输至第一存储器204。第一开关301还可在控制器101的控制下，控制第一存储器204与第一接口 201的连接状态为断开，第一存储器205与第四接口 207的连接状态为连接态，从而使得FPGA芯片103通过第四接口 207从第一存储器204获取配置代码。
[0049]第二开关302可在控制器101的控制下，控制第二存储器205与第二接口 202的连接状态为连接态，第二存储器205和第五接口 208的连接状态为断开，从而使得控制器101通过第二接口 202将启动代码传输至第二存储器205。第二开关302还可在控制器101的控制下，控制第二存储器205与第二接口 202的连接状态为断开，第二存储器205和第五接口 208的连接状态为连接态，从而使得FPGA芯片103通过第五接口 208从第二存储器205获取启动代码。
[0050]第三开关303可在控制器101的控制下，控制第三存储器206与第三接口 203的连接状态为连接态，第三存储器206与第六接口 209的连接状态为断开，从而使得控制器101通过第三接口 203将操作系统代码传输至第三存储器206。第三开关303可在控制器101的控制下，控制第三存储器206与第三接口 203的连接状态为断开，第三存储器206与第六接口 209的连接状态为连接态，从而使得FPGA芯片103通过第六接口 209从第三存储器206获取操作系统代码。
[0051]可选的，在如上所述的处理器开发实验平台的基础上，本实用新型还可提供一种处理器开发实验平台。图4为本实用新型实施例提供的再一种处理器开发实验平台的结构示意图。如图4所示，处理器开发实验平台100还包括:电源复位模块401。电源复位模块401与控制器101和FPGA芯片103连接。
[0052]电源复位模块401用于根据控制器401的控制，对FPGA芯片103进行上电和复位。
[0053]具体地，该FPGA芯片103可以是在上电和复位之后，依次加载该配置代码、该启动代码启动及该操作系统代码。
[0054]可选的，如上所述实施例中第一存储器204和第二存储器205为只读存储器(Read-Only Memory，简称ROM)，第三存储器206为与非(NAND)存储器。
[0055]可选的，为满足针对不同接口的实验需求，FPGA芯片103还包括1接口，如串行接口、显示接口、USB接口、以太网接口、存储器接口及控制接口。该控制接口例如可以包括数码管、指示灯及拨码开关等的连接接口。举例来说，该显示接口例如可以为液晶显示屏(Liquid Crystal Display，简称LCD)接口；以太网接口例如可以为百兆以太网标准如100BASE-TX对应的百兆网路接口，即，传输速率为10Mbps)的网络接口。
[0056]可选的，该配置代码可包括内存控制器对应的代码，该FPGA芯片103加载该配置代码还可构成该内存控制器，该FPGA芯片103连接的硬件设备104还可包括内存接口，用于连接内存，如双倍速率同步动态随机存储器(Double Data Rate Synchronous DynamicRandom Access Memory，简称DDRSDRAM)2，或，DDR3。
[0057]本实用新型提供的各处理器开发实验平台，还可通过提供多个存储器，分别存储对应的代码，从而更好地对各代码进行分别控制，使得实验人员针对不同的代码进行实验，实验效果更佳。并且，通过提供多种与该FPGA连接的接口，从而使得该实验平台满足针对接口的实验需求，使得基于该处理器开发实验平台开发的处理器的实用性更好。
[0058]最后应说明的是:以上各实施例仅用以说明本实用新型的技术方案，而非对其限制;尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
【主权项】
1.一种处理器开发实验平台，其特征在于，包括:控制器、存储器和现场可编程门阵列FPGA芯片;所述控制器包括:输入输出1接口和存储器接口 ；所述控制器通过所述1接口与外部设备连接，通过所述存储器接口与所述存储器连接，所述存储器与所述FPGA芯片连接； 所述控制器，通过所述1接口从所述外部设备获取配置代码、启动代码和操作系统代码，通过所述存储器接口将所述配置代码、所述启动代码和所述操作系统代码传输至所述存储器中；所述FPGA芯片，通过与所述存储器之间的连接接口从所述存储器中获取所述配置代码、所述启动代码和所述操作系统代码； 所述FPGA芯片通过加载所述配置代码形成处理器内核，通过加载所述启动代码启动与所述FPGA芯片连接的硬件设备;所述FPGA芯片通过运行所述操作系统代码形成处理器。2.根据权利要求1所述的实验平台，其特征在于，所述存储器接口包括:第一接口、第二接口和第三接口 ；所述存储器包括:第一存储器、第二存储器和第三存储器;所述FPGA芯片包括:第四接口、第五接口和第六接口 ； 所述第一存储器与所述第一接口和所述第四接口连接;所述控制器通过所述第一接口将所述配置代码传输至所述第一存储器;所述FPGA芯片通过所述第四接口从所述第一存储器获取所述配置代码； 所述第二存储器与所述第二接口和所述第五接口连接;所述控制器通过所述第二接口将所述启动代码传输至所述第二存储器;所述FPGA芯片通过所述第五接口从所述第二存储器获取所述启动代码； 所述第三存储器与所述第三接口和所述第六接口连接;所述控制器通过所述第三接口将所述操作系统代码传输至所述第三存储器;所述FPGA芯片通过所述第六接口从所述第三存储器获取所述操作系统代码。3.根据权利要求2所述的实验平台，其特征在于，所述第一接口通过联合测试行为组织JTAG线与所述第四接口连接； 所述第二接口通过串行外设接口 SPI线与所述第五接口连接； 所述第三接口通过传输总线与所述第六接口连接。4.根据权利要求3所述的实验平台，其特征在于，所述JTAG线上具有第一开关，所述第一开关与所述第一接口和所述第四接口连接;所述第一开关用于根据所述控制器的控制，控制所述第一存储器与所述第一接口和所述第四接口的连接状态； 所述SPI线上具有第二开关，所述第二开关用于根据所述控制器的控制，控制所述第二存储器与所述第二接口和所述第五接口的连接状态； 所述传输总线上具有第三开关，所述第三开关用于根据所述控制器的控制，控制所述第三存储器与所述第三接口的连接和所述第六接口的连接状态。5.根据权利要求4所述的实验平台，其特征在于，所述实验平台还包括:电源复位模块； 所述电源复位模块与所述控制器和所述FPGA芯片连接； 所述电源复位模块用于根据所述控制器的控制，对所述FPGA芯片进行上电和复位。6.根据权利要求2-5中任一项所述的实验平台，其特征在于，所述第一存储器和所述第二存储器为只读存储器ROM，所述第三存储器为与非NAND存储器。7.根据权利要求1所述的实验平台，其特征在于，所述控制器为中央处理器。
【文档编号】G05B19/042GK205427540SQ201620229191
【公开日】2016年8月3日
【申请日】2016年3月23日
【发明人】杨昆, 杜望宁, 张戈
【申请人】龙芯中科技术有限公司