专利名称：传输系统,接收机,发送机和接口设备的制作方法
技术领域：
本发明涉及传输系统，接收机和发送机，包括把输入数据转换为信号对的接口，所述的信号对包括-第一(数据)信号，用于以比特形式串行发送所述输入数据，和-第二(选通)信号，用于当第一信号在两个连续的比特之间保持相同值时实现转变。
本发明还涉及传输系统和根据数据和选通型的输入信号对以基准时钟馈送的速率发送数据的发送机，以及想要接收一对数据和选通信号的接收机。
本发明还涉及用于把输入数据转换为数据和选通信号对的接口设备，以及用于把一对数据和选通信号转换为按2n比特分组格工的输出数据的接口设备。
本发明认为在高速数字通信系统，特别在通过使用IEEE1394类型的通信协议来连接电子设备的家庭数字网络(IHDN)中有很多应用。
推荐的IEEE1394描述了一种通信协议，用于把串行的二进制输入数据转换为通过被称为“数据”和“选通”的两个不同线路进行发送的输出信号，诸如-每条线路上的最大频率不超过要发送的二进制数据的输入频率的一半，和-协议提供了用于恢复发送的二进制数据的基准时钟频率的有效装置。
推荐的IEEE1394，1995版本在图3-18和3.7.1段中描述了编码电路以及解码电路，其中编码电路用于把串行的数据传输源与用作在该推荐中描述的通信协议的物理编码层的一对数据和选通信号接口，而解码电路用于实现逆操作，即根据数据和选通信号对，提取串行的数据流。
本发明的一个目的是在数据总线和数据选通类型的收发信机(希望发送和/或接收数据和选通信号对)之间提供接口结构，以允许降低构成接口电路组件的时钟速度并因此降低其功耗。为此目的，在开篇描述中提供了传输系统、接收机和发送机，其特征在于所述接口包括
-移位装置，用于利用在内部时钟的两个不同的变沿处启动的两个串行流来分离地发送输入数据的奇偶位，-用于比较由所述串行流发送的所述奇偶连续位并用于从中推导出所述第二(选通)信号的装置，和-临时置位装置，与所述比较装置共同操作，用于恢复输入数据并从中推导出所述第一(数据)信号。
通过把输入数据流分离成两个具有半个周期的相位差的不同的二进制流，因此每个二进制流的速率对于发送数据的总速率来说降低了50％，每个流所用的不同分量的时钟速率也降低了50％，这就降低了功耗。
本发明特别有利的实施例提供了把并行输入流即包括数据分组转换为数据和选通输出信号。此实施例在数据处理器类型的处理设备提供输入数据时特别有意义，所述的数据处理器类型的处理设备提供以被称为分组时钟的时钟所提供的速率接收的，以2n位的分组格式化的数据。根据此实施例，该接口包括时钟同步电路，用于利用内部时钟来恢复分组时钟，内部时钟具有被分组时钟的n分之一相乘的频率。确定构成该接口的不同分量的操作速度的内部时钟频率只比表示新数据分组到来的分组时钟频率高n倍。为了利用推荐IEEE1394的图3-18来把并行数据流转换为数据和选通信号对，则把并行流转换为串行流需要一个补充转换步骤。这个步骤表明，表示新比特的到来的内部时钟频率比分组时钟频率高2xn倍。本发明因此在数据选通类型的收发信机和并地数据总线之间的整个接口电路中允许内部时钟频率减少到1/2。
从下面参考实施例要描述的非限定例子中，本发明的这些和其他方面将更加明显。
在图中
图1表示根据本发明用于把输入数据转换为数据和选通信号对的接口设备的例子方框图。
图2说明图1所示的接口设备的一个实施例。
图3是代表图2设备中所用的不同信号的图。
图4是代表根据本发明用于把数据和选通信号对转换为以2n比特分组格式的数据的一个例子的方框图。
图5表示本发明所用的第一个例子。
图6表示本发明使用的第二个例子。
图7是用于说明根据本发明的系统的实施例图，该系统包括发送机和接收机。
图1是接口11的简易方框图，该接口根据建议IEEE1394，用于把表示为D-IN的输入数据转换为以数据和选通类型的信号对DATA-TX和STROBE-TX形式提供的输出数据。希望信号DATA-TX以比特位形式串行发送输入数据，并定义信号STROBE-TX当数据信号在两个连续位之间保持相同值时实现转换。接口11包括-移位装置12，用于分离地发送相对于内部时钟具有半周期的相位差的两个串行流13和14中输入数据的奇偶位，-用于成对地比较由串行流13和14发送的奇偶连续比特以便从中推导出信号STROBE-TX的装置15，和-临时置位装置16，安排在比较装置15的输出，用于恢复输入数据以便从中推导出信号DATA-TX。
输入数据流利用半个周期相位差分离为两个流，以便串行地分别发送输入数据的奇偶位，同时每个系列流的速率对应于所述输入数据的二进制速率之半。从而，馈送给装置12，15和16的内部时钟速度对于同步输入数据D-IN的时钟可以减少50％。
下面将参考图2详细描述图1所示的接口11的特定实施例，该接口用于把以2n分组位的形式接收的输入数据转换为数据和选通信号对。该实施例特别对于根据IEEE1394协议的通信支持功能与此后被称为并行系统的微处理类型之数据处理系统进行接口，并希望接收和产生以2n并行比特分组形式的数据，其中2n通常是8的倍数，这种情况来说是非常有意义的。这就允许使用按照功耗来说是经济的相对低时钟频率馈送的分量并允许在同等的性能下降低成本。该实施例特别有益地用在FPGA类型(现场可编程门阵列)的可编程电路中。
根据该实施例，来自并行系统的8比特分组以被称为分组时钟的时钟B-CK提供的速率被接收，并存储在8位寄存器22中，该寄存器的输出D0到D7连接在移位装置23上。时钟同步电路24允许利用内部时钟CK来置位分组时钟B-CK，所说的内部时钟的频率是分组时钟B-CK的倍数，n倍(在图2的实施例中n＝4)。移位装置23由串联安排的n移位寄存器组联电路构成并在分组时钟B-CK的每个新周期上馈送输入数据的n个偶和n个奇比特。在图2的实施例中，每个组联电路由4个串联排列的D触发器(输出时在预定的时钟边沿上再复制输入值)。在分组时钟B-CK的每个新周期，上级联的触发器被馈送给D0、D2、D4和D6中得到的4个偶位，而下级联触发器在D1、D3、D5和D7被馈送给4个奇位。寄存器的每个级联在内部时钟CK的预定不同边沿上启动以便在两个相位差流中分离地发送奇偶位。比较装置25与移位装置23共同操作以便比较由每个级联电路触发器发送的连续奇偶位并用于推导出信号STROBE-TX。它们包括-一对异或型比较器XOR1和XOR2XOR1用于比较在上级联DFF1的最后一个寄存器输出端处得到的和在以对称方式在下级联DFF2的最后寄存器的输入端得到的奇偶连续位，XOR2用于比较在上级联DFF1的最后一个寄存器的输入端和在下级联DFF2的最后一个寄存器的输出端的奇偶连续位，-一对反向器26和27，用于在比较器XOR1和XOR2的输出端反转信号，-配置在T触发器(即，输入端J和K连接起来)中的一对JK触发器，其中一个触发器(JKF2)经反向器26连接到比较器XOR1的输出端并在内部时钟的尾沿转换，另一个(JKF2)经反向器27连接到比较器XOR2的输出端并在前沿转换。
还提供了临时置位装置28，以便恢复输入数据并从中推导出信号DATD-TX。装置28包括连接在比较器XOR1和XOR2输出端和连接在异或型XOR4的比较器输入端的一对T触发器JKF1和JKF2，用于提供结果DATA-TX。
在分组时钟B-CK的每个前沿上，存储在寄存器中的8个比特可在D0到D7中得到，以致于当同步电路24的时钟信号(SEL)出现时，这8个比特被传送到8个D触发器的输入端。上级联触发器接收偶数位并在其频率等于4倍的分组时钟B-CK频率的内部时钟的前沿上启动，而下级联接收奇数位并在尾沿启动。在内部时钟CK的下一个尾沿之前，比较器XOR1把奇数系列的最后一个寄存器(DFF2)的输入端的位N与偶数系列的最后一个寄存器(DFF1)的输出端N-1进行比较。如果位N和N-I不同，则意味着输入信号已经进行了转换。比较器XOR1的输出信号将变为1，这将触发JKF1并从而转换到由比较器XOR4的输出端转换所触发的输出端信号DATA-TX。触发器JKF2由于安排在其输入端的反向器26而在其输出端保持相同值，因此信号STORBE-TX保持不变。另一方面，如果位N和位N-1相等，则触发器JKF维持其输出值，以致于当JKF2的输出改变时，信号DATD-TX值维持不变，因此导致转换到信号STROBE-TX。内部时钟CK的尾沿之后，在寄存器DFF2的输出端可得到位N，这个时间允许比较器XOR2比较位N和位N+1(总在DFF1的输入端)以便在下一个前沿期间在比较器XOR4和XOR3的输出端更新信号DATA-TX和STROBE-TX。
在图3的时间图中表示图2的设备使用的不同信号，包括-信号D-IN(0...7)表示在寄存器22的输入端的8比特总线数据，-信号B-CK表示分组时钟信号，-信号SEL表示在D触发器的输入端比特的选择信号，-信号Q-IN(0...7)表示在寄存器22的输出端的数据D0到D7，-信号CK表示内部时钟信号，-信号DATA-TX和-信号STROBE-TX。
在8比特寄存器22的输入端上由并行总线提供的两个第一组8比特(0x80，0x7F)表示在图3的图中。为与推荐IEEE1394相一致，信号DATD-TX和STROBE-TX在相同的瞬间从不转换而通过在信号DATD-TX和STROBE-TX之间进行异或操作就能够获得内部时钟信号CK。
图4是根据本发明的接口设备的简易方框图，该接口设备用于把表示为DATD-TX和STROBE-TX的数据和选通型的一对输入信号转换为表示为D0到D2n的2n比特分组格式的输出数据。在该图的实施例中，2n＝8。该接口包括-比较器42，用于比较信号DATD-TX和STROBE-TX并用于在输出端获得内部时钟信号CK，以便允许推导出信号DATD-TX的二进制频率，-时钟发生电路43，由内部时钟所馈送，用于以内部时钟的1/n＝0.25的频率产生基准时钟B-CK或分组时钟，-移位装置44，包括4个串联安排的移位寄存器的两个级联电路，用于在内部时钟CK的每个新的周期接收信号DATD-TX新的偶数位和新的奇数位，每个级联在内部时钟CK的不同预定边沿上启动，以便利用内部时钟CK的半个相位差(即在不同的边沿上启动)，在两个系列流中分别发送奇偶比特，并用于以分组时钟B-CK确定的频率在输出端馈送8比特分组到8比特寄存器46。
图5说明本发明使用的第一例子。用来实现长距离中继器以便利用通信标准IEEE1394把电缆连接到光纤传输支持。经IEEE1394电缆发送的数据和选通信号由端口51按照IEEE1394标准通过TPA和TPB对进行接收。信号DATA-RX和STROBE-RX借助于例如图4所示类型的接口设备52相继被转换为8比特数据流。该8比特数据流利用编码器53(例如8B/10B或4B/5B)进行编码，期望以能够使位于光纤另一端的接收机恢复系统时钟的10比特分组来替代从设备52接收的8个并行比特分组。该10比特分组随后进行串行变换(54)以便利用适当的收发信机56通过光纤55进行发送。在反方向，来自光纤的数据业务在经受解码8B/10B之前被去串行变换(57)并随后转换为信号DATD-RX和STROBE-TX对，以借助于例如图2所示类型的接口设备59通过IEEE1394电缆发送出去。
图6说明利用本发明用于在IEEE1394总线的物理层和中央数据处理单元CPU之间形成接口的第二个例子。该接口在其每个分量的时钟频率不超过N/2MHz(其N是经IEEE1394总线发送的二进制数据速率并通常为100，200或400M比特/S)的可编程电路中以低成本构成。数据和选通信号按照推荐的IEEE1394经特定端口61进行接收。在图6的例子中，该电路只包括单独的端口但当使用时强调此功能时可以具有多个端口。该接口电路包括图4所示类型的设备62，用于把DATA-RX和STROBE-RS信号对转换为以8比特分组格式的数据流并经过并行总线发送到控制单元65控制的数据处理单元CPU的接口64，并反之接收信号DATA-RX和STROBE-RX。还包括图2所示类型的接口设备67，用于把8比特分组格式的并行数据流转换为到IEFE1394端口61的DATA-TX和STROBE-TX信号对。
根据本发明的传输系统总图显示在图7中。包括发送机71，接收机72和用于光纤连接、双绞线连接或任何其他电缆媒介的发送信道73。发送机或接收机可以特别包括图6所示类型或图2和4所示类型的设备，用于接口并行系统，例如微处理器型的数据处理系统和IEEE1394总线。在发送机和接收机之间是光纤连接的情况下，系统还可以由利用IEEE1394电缆连接的发送机和接收机构成。在这情况下，传输信道73可以由两个IEEE1394电缆构成，一个电缆连接到发送机71，另一个连接到接收机72，并利用图5所示类型的两个中继器经过光纤连接而内部连接到每个IEEE1394电缆上。
权利要求
1.包括用于把输入数据转换为信号对的接口的一个接收机，所述的信号对包括-第一(数据)信号，用于以比特形式串行发送所述输入数据，和-第二(选通)信号，用于当第一信号在两个连续比特期间保持相同值时实现转变，其特征在于，所述接口包括-移位装置，用于利用在内部时钟的两个预定的不同边沿处启动的两个系列流来分离地发送输入数据的奇偶位，-用于比较由所述系列流发送的所述奇偶连续位并用于从中推导出所述第二(选通)信号的装置，和-临时置位装置，与所述比较装置共同操作，用于恢复输入数据并从中推导出所述第一(数据)信号。
2.如权利要求1所述的接收机，其特征在于所述输入数据被以被称为分组时钟的时钟提供的速率所接收的2n比特分组格式化，其中所述接口包括时钟同步电路，用于利用内部时钟恢复分组时钟，所述内部时钟具有分组时钟n倍的频率。
3.用于接收一对信号的接收机，所述信号包括用于串行发送二进制数据的第一(数据)信号和用于当第一信号在两个连续二进制期间保持相同的值时实现转换的第二(选通)信号，其特征在于该接收机包括用于把所述第一和第二信号作为以2n比特分组格式的输出数据的一个接口，包括-比较器，用于比较所述第一和第二信号并用于在输出端获得一个内部时钟信号，-由所述内部时钟馈送的时钟发生电路，用于产生以内部时钟的1/n频率的被称为分组时钟的基准时钟，-移位装置，用于接收所述第一信号以便在内部时钟的两个不同边沿处启动的两个串行流中发送奇偶比特，并用于在分组时钟的每个新周期提供所述2n比特分组。
4.包括把输入数据转换为信号对的接口的发送机，所述信号包括-第一(数据)信号，用于以比特形式串行地发送所述输入数据，和-第二(选通)信号，用于当第一信号在两个连续比特期间保持相同值时实现转换，其特征在于，所述接口包括-移位装置，用于利用在内部时钟的两个不同边沿处启动的两个串行流来分离地发送输入数据的奇偶位，-用于比较由所述串行流发送的所述奇偶连续位并用于从中推导出所述第二(选通)信号的装置，和-临时置位装置，与所述比较装置共同操作，用于恢复输入数据并从中推导出所述第一(数据)信号。
5.用于以基于一对信号的基准时钟提供的速率发送数据的发送机，所述信号包括-第一(数据)信号，用于以内部时钟提供的速率串行地发送比特，和-第二(选通)信号，用于当第一信号在两个连续比特期间保持相同值时实现转换，其特征在于发送机包括一个接口，用于把所述信号转换为以2n比特分组格式的输出信号，该接口包括-比较器，用于比较所述第一和第二信号并用于在输出端获得一个内部时钟信号，-由所述内部时钟馈送的时钟发生电路，用于产生以内部时钟的1/n频率的被称为分组时钟的基准时钟，-移位装置，希望接收所述第一信号，以便在内部时钟的两个不同边沿处启动的两个串行流中发送奇偶比特，并用于在基准时钟的每个新周期提供所述2n比特分组。
6.用于把输入信号转换为一对信号的接口设备，所述一对信号包括-第一(数据)信号，用于以比特形式串行地发送所述输入数据，和-第二(选通)信号，用于当第一信号在两个连续比特期间保持相同值时实现转换，其特征在于，所述接口包括-移位装置，用于利用在内部时钟的两个不同边沿处启动的两个串行流来分离地发送输入数据的奇偶位，-用于比较由所述串行流发送的所述奇偶连续位并用于从中推导出所述第二(选通)信号的装置，和-临时置位装置，与所述比较装置共同操作，用于恢复输入数据并从中推导出所述第一(数据)信号。
7.用于把一对信号转换为以2n比特分组格式的输出数据的接口设备，所述信号对包括-第一(数据)比特，用于以内部时钟提供的速率串行地发送比特，和-第二(选通)信号，用于当第一信号在两个连续比特期间保持相同值时实现转换，其特征在于，该接口包括-比较器，用于比较所述第一和第二信号并用于在输出端获得一个内部时钟信号，-由所述内部时钟馈送的时钟发生电路，用于产生一个基准时钟，其频率为内部时钟的1/n倍的约数，-移位装置，希望接收所述第一信号，以便在内部时钟的两个不同边沿处启动的两个系列流中发送奇偶比特，并用于在基准时钟的每个新周期提供所述2n比特分组。
8.包含用于把输入数据转换为一对信号的接口的一个传输系统，其中所述信号对包括-第一(数据)信号，用于以比特形式串行地发送所述输入数据，和-第二(选通)信号，用于当第一信号在两个连续比特期间保持相同值时实现转换，其特征在于，所述接口包括-移位装置，用于利用在内部时钟的两个不同边沿处启动的两个串行流来分离地发送输入数据的奇偶位，-用于比较由所述串行流发送的所述奇偶连续位并用于从中推导出所述第二(选通)信号的装置，和-临时置位装置，与所述比较装置共同操作，用于恢复输入数据并从中推导出所述第一(数据)信号。
9.用于以基于一对信号的基准时钟提供的速率发送数据的传输系统，所述信号包括-第一(数据)比特，用于以内部时钟提供的速率串行地发送比特，和-第二(选通)信号，用于当第一信号在两个连续比特期间保持相同值时实现转换，其特征在于发送机包括一个接口，用于把所述信号转换为以2n比特分组格式的输出信号，该接口包括-比较器，用于比较所述第一和第二信号并用于在输出端获得一个内部时钟信号，-由所述内部时钟馈送的时钟发生电路，用于产生一个基准时钟，其频率为内部时钟1/n倍的约数，-移位装置，希望接收所述第一信号以便在内部时钟的两个不同边沿处启动的两个串行流中发送奇偶比特并用于在基准时钟的每个新周期提供所述2n比特分组。
全文摘要
本发明涉及一个接口,该接口用于把IEEE1394类总线连接到希望串行或以并行比特的分组形式来产生或接收数据的系统。提出了把输入数据转换为数据和选通信号对的第一电路以及用于实现反向转换的第二电路。输入数据流分离为对于内部时钟来说具有半个周期相位差的两个系列流以便串行地分离发送奇偶比特。每个系列流的速率对应于接收的输入数据的二进制速率之半。内部时钟速度因此对于同步输入数据的时钟来说降低了50%。本发明可用于高速数字通信,数字电视。
文档编号G06F13/42GK1278124SQ00124129
公开日2000年12月27日 申请日期2000年6月12日 优先权日1999年6月15日
发明者M·德弗里斯 申请人:皇家菲利浦电子有限公司