专利名称：用于预测板测试覆盖率的方法
技术领域：
本发明一般地涉及一种用于预测板测试覆盖率(Board TestCoverage)的方法。
背景技术：
板的设计者们所面临的一个难题是，在他们完成板的设计以前，需要对与测试相关的设计做出决策。这个决策过程被称为可测试性设计(DFT)。这个问题是很困难的，因为板的设计者通常不是测试专家，因此很少或不了解他们的板实际上是怎样被测试的。甚至对于测试专家，某些板的大尺寸和高复杂性使得难以看出关于测试的设计权衡的效果。不幸的是，设计一旦完成，就再设计的费用和/或任何变化对板设计进度的影响而言，可能很难有理由对DFT进行改变。
发明内容
根据本发明的一个示例性的实施例，用于预测板测试覆盖率的方法包括，枚举对于板设计的潜在的缺陷特性；确定如何可以将多种可能的测试技术中的每一种应用到板的设计；以及对可能的测试技术的一个或多个组合，预测板测试覆盖率。对可能的测试技术的组合，通过以下步骤预测板测试覆盖率对每个所枚举的潜在的缺陷特性产生一个指示可能的测试技术是否能够测试所述的潜在的缺陷特性的特性得分；以及组合特性得分，来对可能的测试技术的组合预测板测试覆盖率。
根据本发明的另一个示例性的实施例，用于预测板测试覆盖率的方法包括，枚举对于板设计的潜在的缺陷特性，以及确定如何可以将多种可能的测试技术中的每一种应用到板的设计。确定如何可以将多种可能的测试技术中的每一种应用到板的设计中，包括枚举使得可能的测试技术能够测试板的设计的DFT特征。此后，对可能的测试技术的一个或多个组合，以及所枚举的DFT特征的组合，预测板测试覆盖率。通过对每个所枚举的潜在的缺陷特性产生一个指示可能的测试技术是否能够测试所述的潜在的缺陷特性的特性得分，来做出预测。然后组合这些特性得分，以对可能的测试技术的每一个组合预测板测试覆盖率。对于每个板测试覆盖率的预测和其所对应的可能的测试技术的组合，编写一个DFT特征的列表(所述的DFT特征是预测板测试覆盖率所基于的DFT特征)。
下列附图示出了本发明的示意性和优选的实施例，其中图1示出了缺陷全域和覆盖缺陷全域的测试仪(Tester)的维恩图；图2示出了用于预测板测试覆盖率的第一种示例性的方法；图3示出了示例性的图形用户界面，通过此界面用户可以与图2的方法交互；图4示出了用于预测板测试覆盖率的第二种示例性的方法；以及图5示出了示例性的图形用户界面，通过此界面用户可以与图4的方法交互；具体实施方式
在Parker等人的标题为“用于表征板测试覆盖率的方法和装置”的美国专利申请(2002年9月3日递交的序列号10/233,767；以及2002年9月3日递交的序列号10/233,768)中，公开了用于表征板测试覆盖率的新方法和新装置。这些申请所公开的所有内容在此被以引用的形式包括进来。
以上引用的申请很大程度上基于这样的假设，即所有板设计的信息是可得的，以及对于板的若干测试已经发生了。然而，对与测试相关的设计常常在板设计完成前做出决策。因此，如果把上述引用的专利申请中所公开的某些或全部原理用于在板设计完成以前预测板测试覆盖率，将是值得期待的。这样，对于不同的测试技术的组合，板的设计者可以预测板测试覆盖率，并在如何改进板的设计以获得令人满意的测试覆盖率水平上，做出明智的权衡决策。
定义在描述用于表征板测试覆盖率的方法和装置以前，将提供一些定义。
术语“板”在此用于表示任何在上面安装有或集成有多个元件的各种过去、现在或未来类型的电路组件，包括印刷电路板、多芯片模块和封装硅(Silicon-in-Package)器件。
“缺陷特性”是指相对于标准而言，发生了不可接受的偏离的任何特性。板的缺陷特性包括，但不限于断开的焊接点。
焊料不足、过多或畸形的焊接点(可能有或没有电气上的表现)。
由多余焊料、插脚弯曲或器件位置不正(Device Misregistration)引起的短路。
失效的器件(例如，被静电放电损坏的集成电路，或破损的电阻)。
没有被正确放置的元件。
缺失元件。
被旋转了180度的极化元件。
没有对准的元件(通常是横向的移位)。
总的来说，板的潜在的缺陷特性包含一个“缺陷全域”。图1示出了这样的一个缺陷全域100，也示出了覆盖缺陷全域100的不同测试仪(测试仪A、测试仪B、测试仪C)的维恩图。虽然图1说明了多个测试仪的维恩图，但是，包含缺陷全域100的潜在的缺陷特性可以(并且常常应该)被枚举出来，而不考虑怎样可以测试潜在的缺陷特性。
通过进行“测试”，可以测试出板的潜在的缺陷特性。在此定义的测试，为具有任意复杂度的实验，而如果一个元件(或一套元件)的所测试的特性以及它们的相关联的连接都是可以接受的，则可通过所述的实验。如果任何一个所测试的特性不能被接受，就可能无法通过测试。简单的测试可以测量一个简单电阻的阻值。复杂的测试可以测出很多元件之间的数以千计的连接。一个“测试组”为一个测试或多个测试的组合，即被设计用来充分地对板进行测试，使得板有可能在所述的领域实现其所预想的一个(多个)功能的多个测试的集合。
测试组中的测试对应于一种或多种“测试技术”。示例性的测试技术包括，但不限于在线测试(In-Circuit Test)、边界扫描测试(Boundary-Scan Test)、测试流测试(TestJet Test)、自动X射线检验(AutomatedX-Ray Inspection)(AXI)以及自动光学检验(Automated OpticalInspection)(AOI)。
“板测试覆盖率预测”是对接受可能的测试技术组合测试的板，而所可以和可能产生的测试质量的预测。虽然对其设计已完成的板可以产生板测试覆盖率预测，但对其设计没有完成的板也可以产生(并且最好产生)板测试覆盖率预测。
用于预测板测试覆盖率的第一种示例性方法如图2所示，用于预测板测试覆盖率的第一种示例性方法200包括，枚举202对于板设计的潜在的缺陷特性；确定204如何可以将多种可能的测试技术中的每一种应用到板的设计；以及对可能的测试技术的一种或多种组合，预测206板测试覆盖率。对可能的测试技术的组合，通过以下步骤预测板测试覆盖率对每个所枚举的潜在的缺陷特性产生208一个指示可能的测试技术是否能够测试所述的潜在的缺陷特性的特性得分；以及组合210特性得分，来对可能的测试技术的组合预测板测试覆盖率。
所枚举的对于板的设计的潜在的缺陷特性，可以包括在Parker等人的被以引用形式包括在此的专利申请中所说明的任何或所有可能的缺陷特性。这些特性包括PCOLA/SOQ模型的特性(也就是，元件特性即存在性(Presence)、准确性(Correctness)、取向性(Orientation)、活跃性(Liveness)和准直性(Alignment)(PCOLA特性)，以及连接特性即短路(Short)、断路(Open)和质量(Quality)(SOQ特性))。
其中潜在的缺陷特性已经被枚举出来的板的设计，可以体现在逻辑和物理设计数据中，或者，体现在逻辑而没有物理设计数据中。逻辑设计数据的实例包括网表(Netlist)和材料清单。物理设计数据的一个实例为XY位置数据。
当板的设计缺少它的一些或全部的物理设计数据时，设计被认为是不完全的。设计也可能由于缺少完整的逻辑设计数据而被认为是不完全的。对PCOLA/SOQ特性的有效枚举很大程度上依赖于板的逻辑设计数据的完整性。短路是一个例外，因为对它们的枚举常常依赖于物理设计数据，如引脚和网的XY位置。但是，基于引脚接近的逻辑指示，枚举大量潜在的短路是可能的。例如，对于二端器件的引脚，潜在的短路可以被枚举出来。对于元件的数字上邻近的引脚，潜在的短路也可以被枚举出来(举例来说，在引脚5和引脚4或6中的一个之间的，而不是引脚4和6之间的潜在的短路可以被枚举出来)。然而，对引脚接近的假定有时候是不准确的。例如，14引脚的双列直插式封装中的引脚7和引脚8，虽然在数字上邻近，但它们位于封装的相对的两侧，因而是不邻近的。然而，利用某些简单的试探法，可以估计大量的潜在短路的位置，而无需任何物理设计数据。
图3示出了用于为用户显示测试选项302、304、306、308的示例性的图形用户界面(GUI)300。如图3所示，测试选项302至308可以是基于由图2中的方法所设想的可能的测试技术。这样，用户对测试选项302至308的选择，可以决定可能的测试技术的一个或多个组合，而对所述的测试技术，已预测板测试覆盖率。
如在Parker等人的被以引用形式包括在此的专利申请中所说明的，可以产生并组合特性得分。当如在这些其他的专利申请中所公开的，产生特性得分时，完全测试(Full Tested)、部分测试(Partially Tested)和不能测试(Untested)现指的是对一个特性将是否被可能的测试技术完全地测试、部分地测试或不能测试的“预测”。对于每个潜在的缺陷特性与可能的测试技术的组合，最好产生单独的特性得分。这样，对于可能的测试技术的不同组合，更容易组合特性得分，而不必首先重新产生各自的特性得分。如在Parker等人在先的专利申请所说明的，最好利用MAX函数来组合特性得分，其中两个部分测试的预测相组合，产生一个部分测试的预测(而不是一个完全测试的预测)。
用于预测板测试覆盖率的第二种示例性方法图4示出了用于预测板测试覆盖率的第二种示例性方法400。所述的方法400包括枚举402对于板设计的潜在的缺陷特性，以及确定404如何可以将多种可能的测试技术中的每一种应用到板的设计。确定如何可以将多种可能的测试技术中的每一种应用到板的设计，包括枚举使得可能的测试技术能够测试板的设计的DFT特征。此后，对可能的测试技术的一个或多个组合与所枚举的DFT特征，预测406板测试覆盖率。通过对每个所枚举的潜在的缺陷特性，通过产生408一个指示可能的测试技术是否能够测出所述的潜在的缺陷特性的特性得分，来做出预测。组合410特性得分以对可能的测试技术的每一个组合预测板测试覆盖率。对于每个板测试覆盖率的预测和其所对应的可能的测试技术的组合，编写412一个DFT特征的列表(所述的DFT特征为进行板测试覆盖率预测所基于的DFT特征)。
除了DFT特征的枚举，图4中所示出的方法与图2中示出的方法相似。在所述方法的一个优选实施例中，使所枚举的DFT特征来源于对板设计的建议性改进，以及板设计的现有的特征。
举例来说，如果可能的测试技术中的一种为边界扫描测试(按IEEEStd.1149.1进行)，则使边界扫描测试可行的DFT特征可以包括，但不限于1)在边界扫描链中包含集成电路(IC)节点，2)在集成电路的设计中引入测试接入端口(TAP)，以及3)要求TAP具有针触接入(ProbeAccess)。如果所有的这些特征都已经被包含在板的设计中，则可以照这样将它们枚举出来。如果没有，则边界扫描测试对其适用的和/或有用的集成电路可以利用多种的试探法标明出来，接着可以枚举对板设计的建议性改进。
如果可能的测试技术中的一种为测试流测试，则使测试流测试可行的DFT特征为对元件的节点的针触接入。如果还没有提供对元件节点的针触接入(有意地，或是因为板的物理设计数据还没有产生)，则可以将对元件节点的针触接入作为对板设计的建议性改进枚举出来。注意“改进”在此被用来表示对板的设计的“添加”，以及对板的设计的“改变”。如果还没有考虑板的元件的测试流测试，就可以使用一些简单的试探法来识别是测试流测试的良好的候选对象的板元件。举例来说，如果元件为具有双列直插式封装的数字集成电路，则此元件为测试流测试的良好的候选对象。矩阵型集成电路通常是测试流测试的不良的候选对象(就是说，由于在这些元件内部的最小导线框，以及内部的接地层将阻隔电容式测试流传感器的可能性)。举例来说，集成电路的封装类型可以是来源于集成电路引脚的命名规则。
如果可能的测试技术中的一种为自动光学检验(AOI)，则使得AOI可行的DFT特征为一个或多个板设计的要素的光学可视性。取决于所测试的元件或连接，可对整个元件、元件的配准槽(Registration Notch)、两个引脚之间的连接、元件的应被施加屏蔽文本(例如，零件号码)的部分等，要求光学可视性。
如果认为在板设计中所找出的元件比其它元件的不合格率更高，则使得元件的更好的测试可行的DFT特征是对元件节点的针触接入。这样的针触接入可以使得在多种测试技术下(例如，在线测试、测试流测试等)，元件更容易被测试。
虽然板测试覆盖率被预测的测试技术的组合可以被自动确定，但通常将可能的测试技术传达给用户(例如，通过图形用户界面显示，通过电子文档输出等)是有利的。这样，可以给用户提供选项来选择他或她自己想得到的可能的测试技术的组合。然后，可以对1)所选择的可能的测试技术的组合和2)对应于所选择的可能的测试技术的组合的所有所枚举的DFT特征之间的组合，预测板测试覆盖率。或者，除了可能的测试技术之外，也可以将所枚举的DFT特征转达给用户，由此可以允许用户从可能的测试技术和所枚举的DFT特征中选择。这样，对于仅仅包含了对测试技术所枚举的某些DFT特征的板设计，可以预测板测试覆盖率。
图5示出了用于对用户显示测试选项502的一个示例性的图形用户界面(GUI，500)。测试选项502基于可能的测试技术和所枚举的DFT特征。当用户选择一个或多个测试选项502时，对于所选择的测试选项，预测板测试覆盖率。
特性得分权重在所有在此公开的方法中，可以依据权重结构，组合特性得分。作为实例，如果在实际缺陷中被证明，某些潜在的缺陷特性对板的运行更为重要，则权重结构可以给这些潜在的缺陷特性分配更大的权重。权重结构也可以给更可能作为实际缺陷出现的潜在的缺陷特性分配更大的权重。如在前面提及的Parer等人的美国专利申请序列号10/233,768中所公开的，权重结构也可以具有其它的形式。
尽管本发明的示例性的和优选的实施例在此已被详细地描述，但应该理解，本发明的思想可以以其它方式实现和应用，并且所附的权利要求旨在包含这些除了被现有技术所限制以外的变化。
权利要求
1.一种用于预测板测试覆盖率的方法，包括a)枚举对于板设计的潜在的缺陷特性；b)确定如何可以将多种可能的测试技术中的每一种应用到所述的板的设计；以及c)对所述的可能的测试技术的一个或多个组合，通过下述步骤预测板测试覆盖率i)对每个所枚举的潜在的缺陷特性产生一个指示可能的测试技术是否能够测试所述的潜在的缺陷特性的特性得分；以及ii)组合特性得分，以对可能的测试技术的每个组合预测板测试覆盖率。
2.如权利要求1所述的方法，其中所述的板的设计体现在逻辑而不是物理设计数据中。
3.如权利要求2所述的方法，其中所述的逻辑设计数据包括网表和材料清单。
4.如权利要求2所述的方法，其中至少某些所述的潜在的缺陷特性根据PCOLA/SOQ模型被枚举。
5.如权利要求2所述的方法，其中一种潜在的缺陷特性为“短路”；以及其中基于引脚接近的逻辑指示，枚举潜在的短路。
6.如权利要求5所述的方法，其中对于所述的二端器件的引脚，枚举潜在的短路；
7.如权利要求5所述的方法，其中对于元件的数字上邻近的引脚，枚举潜在的短路。
8.如权利要求1所述的方法，还包括通过图形用户界面显示测试选项；其中所述的测试选项基于所述的可能的测试技术；以及其中由用户对所述的测试选项的选择，决定可能的测试技术的一个或多个组合，而对所述的测试技术的组合，板测试覆盖率被预测。
9.一种用于预测板测试覆盖率的方法，包括a)枚举对于板设计的潜在的缺陷特性；b)确定如何可以将多种可能的测试技术中的每一种应用到所述的板的设计，所述的确定包括，枚举使得所述的可能的测试技术能够测试所述的板设计的DFT特征；c)对于所述的可能的测试技术的一个或多个组合与所枚举的DFT特征，通过下列步骤来预测板测试覆盖率i)对每个所枚举的潜在的缺陷特性，产生一个指示可能的测试技术是否能够测试所述的潜在的缺陷特性的特性得分；以及ii)对于可能的测试技术的每个组合，组合特性得分以预测板测试覆盖率；以及d)对于每个板测试覆盖率的预测和其所对应的可能的测试技术的组合，编写一个预测板测试覆盖率所基于的DFT特征的列表。
10.如权利要求9所述的方法，其中所述的板的设计体现在逻辑而不是物理设计数据中。
11.如权利要求10所述的方法，其中所述的逻辑设计数据包括网表和材料清单。
12.如权利要求10所述的方法，其中至少某些所述的潜在的缺陷特性根据PCOLA/SOQ模型被枚举。
13.如权利要求10所述的方法，其中一种潜在的缺陷特性为“短路”；以及其中基于引脚接近的逻辑指示，枚举潜在的短路。
14.如权利要求13所述的方法，其中对于所述的二端器件的引脚，枚举潜在的短路。
15.如权利要求13所述的方法，其中对于元件的数字上邻近的引脚，枚举潜在的短路。
16.如权利要求9所述的方法，其中所述的所枚举的DFT特征包含对板设计的建议性改进。
17.如权利要求9所述的方法，其中所述的可能的测试技术中的一种为边界扫描测试，以及使边界扫描测试可行的DFT特征中的一种是在边界扫描链中包含集成电路节点。
18.如权利要求9所述的方法，其中所述的可能的测试技术中的一种为边界扫描测试，以及使边界扫面测试可行的DFT特征中的两种是在所述的集成电路的设计中引入测试接入端口，以及对所述的TAP的针触接入。
19.如权利要求9所述的方法，其中所述的可能的测试技术中的一种为测试流测试，以及使测试流测试可行的所述的DFT特征中的一种是对元件的节点的针触接入。
20.如权利要求9所述的方法，其中所述的可能的测试技术中的一种为测试流测试，以及其中确定如何可以将测试流测试应用到所述的板的设计包括确定集成电路的封装类型，以及然后利用所述的封装类型来确定所述的集成电路是否为测试流测试的良好的候选对象。
21.如权利要求9所述的方法，其中所述的DFT特征中的一种是对被认为比其它的元件有更高的不合格率的元件的针触接入。
22.如权利要求9所述的方法，其中所述的DFT特征中的一种是所述的板设计的一个或多个要素为光学可见。
23.如权利要求9所述的方法，还包括a)将所述的可能的测试技术传达给用户；以及b)对应于所述的用户对可能的测试技术的组合的选择，对下列两者之间的组合预测板测试覆盖率i)所述的所选择的可能的测试技术的组合；和ii)与所述的所选择的可能的测试技术的组合相对应的所有所述的所枚举的DFT特征。
24.如权利要求9所述的方法，还包括a)将所述的可能的测试技术和所枚举的DFT特征传达给用户；以及b)对应于所述的用户对所述的可能的测试技术的组合的选择和所枚举的DFT特征，对所述的组合预测板测试覆盖率。
25.如权利要求9所述的方法，还包括通过图形用户界面显示测试选项；其中所述的测试选项基于所述的可能的测试技术和/或所述的所枚举的DFT特征；以及其中对用户所选择的一个或多个测试选项，预测板测试覆盖率。
26.如权利要求9所述的方法，其中根据权重结构，组合特性得分。
27.如权利要求26所述的方法，其中所述的权重结构给那些能在实际缺陷中被证明是对于板的运行更为重要的潜在的缺陷特性分配更大的权重。
28.如权利要求26所述的方法，其中所述的权重结构给更可能作为实际缺陷出现的潜在的缺陷特性分配更大的权重。
全文摘要
本发明公开了用于预测板测试覆盖率的方法。在一种方法中，通过以下步骤来预测板测试覆盖率枚举板设计中潜在的缺陷特性；确定如何可以将多种可能的测试技术中的每一种应用到所述的板的设计；以及对于一个或多个可能的测试技术的组合，预测板测试覆盖率。对于可能的测试技术的组合，通过以下步骤来预测板测试覆盖率对每个所枚举的潜在的缺陷特性产生一个指示可能的测试技术是否能够测试所述的潜在的缺陷特性的特性得分；以及组合特性得分，来对于可能的测试技术的组合预测板测试覆盖率。
文档编号G06F17/50GK1488953SQ0313620
公开日2004年4月14日 申请日期2003年5月16日 优先权日2002年10月8日
发明者肯尼恩·P·帕克, 肯尼恩 P 帕克 申请人:安捷伦科技有限公司