专利名称：提升打印机并行口干扰适应性的方法及系统的制作方法
技术领域：
本发明涉及计算机技术领域，尤其涉及一种提升打印机并行接口的实用性能的方法，及系统。
随着PC主机软硬件性能的高速发展，目前比较复杂的打印作业，如汉字激光打印和图形图象输出应用领域，几乎全部或越来越多地采用传输数据量较大的光栅图象压缩方式，因而对打印机并行口的数据传输速率的要求越来越高。为了满足数据传输速率方面的要求，人们往往不得不牺牲干扰防护方面的性能，因而对主机接口控制器的性能或接口电气环境的要求随之提高。另一方面，为了不过分降低干扰防护能力，目前多数产品设计中一般又不得不把数据传输速率限定在500K Byte/S之内，因而对充分发挥高速激光打印机的性能很不利。
图1所示的是一种典型的打印机并行接口抗干扰解决方案。xCtrol[3..0]表示打印机并行口的4条输入控制线nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8条双向数据线；xStatus[4..0]表示5条输出状态线Perror，nAck，Busy，nFault，Select。图2a和图2b是常规打印机并行接口常用的抗干扰电原理图W为限幅保护二极管，Rup为逻辑上拉电阻，T为schmitt反相整形器。在实际电路设计中，一般满足条件R＜＜Rup，R＜＜Rsr(反相器输入电阻)，所以R和C的参数选择和schmitt整形器的V+和V-参数，基本上决定了该电路的抗干扰能力和可能达到的数据传输速率。
典型的RC低通滤波网络具有电路简单和硬件成本低等优点，但在提高干扰防护能力和数据速率方面存在一些难以兼顾的矛盾。例如选择较大的RC时间常数对提高干扰防护能力有利，但数据传输速率方面的性能很容易变劣。例如根据IEEE1284并行接口规范，在高速ECP工作模式下的nStrobe信号线的信号脉冲宽度可能小到500ns(参见图3)以下。根据脉冲电路的暂态分析知识，我们知道为了满足较大数据传输速率的要求，RC参数的选择一般需要满足3RC＜500ns。进一步工程估算表明，为了满足1Mbyte/S左右数据速率的要求，该电路可有效滤除的干扰脉冲的最大宽度不容易超过40ns，所以如果在非信号区间(本例中40ns..500ns)内出现脉冲干扰，那么只要幅度突破schmitt整形器的门槛电压V+(约1.6V)和V-(约0.8V)，就很可能导致打印误码或其他稳定性问题。
在主机和打印机的并行口接驳方式中，在设备端观察到的干扰多以单脉冲“毛刺”形式出现，但跳变振铃和随机序列脉冲也偶有发生实例。如果干扰出现在数据线，容易引起打印误码问题；如果干扰出现在控制线，除了误码之外还往往导致IEEE1284接口协议状态机的混乱。考察上述常规的解决方法，在干扰有效防护区(＝＜40ns)和信号区(＞＝500ns)之间存在一个很宽的过渡区域，是限制干扰防护和数据速率性能提升的外在表现。换言之，如果设法把该过渡区域的下限提高，但上限保持不变甚至下移，那么等效于同时提升打印机并行接口的上述两个主要的性能指标，对高速打印机应用很有意义。就目前常见的产品设计应用技术而言，传统的模拟干扰防护技术很难有效和高性能价格比地解决这类问题。
本发明的方法，是在打印机并行接口的控制线回路中插入附加的数字化干扰防护模块，去除干扰信号之后，再输出给后继的IEEE1284逻辑模块；所述数字化干扰防护模块的结构包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A，取样锁存器A和取样锁存器C，其去除干扰信号的步骤包括1)由参数寄存器A根据经验数据，设定干扰信号的计数阈值X的值；2)输入比较器A通过比较取样锁存器A和控制线信号输入Ctrol[3..0]，实时监视控制线信号输入的各种跳变；当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出正有效的计数控制信号CountA，对延迟计数器A执行“同步计数”的操作，对取样锁存器A执行“数据保持”的操作；当两组对应信号线的逻辑电平不同时，输入比较器A将输出无效的计数控制信号CountA，对延迟计数器A执行“复位清0”的操作，对取样锁存器A执行“取样更新”的操作；3)当延迟计数器A的计数值等于或大于参数寄存器A的预设限值计数阈值X的值时，延迟比较器A将产生正有效的取样控制信号SampleC，对取样锁存器C执行“取样更新”的操作，取样更新数据来自取样锁存器A的输出；4)取样锁存器C的输出CtrolQ[3..0]就是去除了干扰信号的控制线信号。
本发明中的控制线输入可通过RC低通滤波网络和schmitt整形器与外部接口隔离。如果对数据速率有较高的要求，应注意选择适当的RC参数值，以免对设计期望值产生明显的影响。
本发明的参数寄存器A可通过CPU优化算法获取计数阈值X的动态最优设置。计数阀值X可根据如下关系式子取值Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)，其中，Xmax表示在最大数据传输速率期望值限定条件下，预值X的最大取值限制；Round表示对后面计算的结果进行取整运算；Tclock表示取样时钟的周期；Tsignal表示控制线中可能出现的最小信号脉冲宽度，与数据传输速率的期望值密切关联；Tnoise＝Tnoise_p，，表示设计希望的可有效抑制的最大单脉冲干扰的宽度。
本发明的提升打印机并行口干扰适应性的系统，包括IEEE1284协议模块，打印机控制器模块，打印机并行接口的控制线回路中加入数字化干扰防护模块，该数字化干扰防护模块包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A，取样锁存器A和取样锁存器C。
本发明适合如下苛刻的干扰模型(1)在1条或多条控制线上可同时出现脉冲干扰；(2)单脉冲干扰的最大宽度Tnoise_p不大于设计限值Tnoise；
(3)序列脉冲干扰的最大持续时间Tnoise_c在协议限制范围内没有限制。
本发明方法的特点在于1)在保持较高数据传输速率前提条件下，可有效抑制控制线上出现的宽度不大于Tnoise的单脉冲干扰；2)在保持较高数据传输速率前提条件下，可有效抑制控制线上出现的序列脉冲干扰，干扰持续时间在协议允许范围内没有限制；3)当序列脉冲干扰出现时，该数字化干扰防护技术具有自动动态调整数据速率的能力；4)在并行口控制线的抗干扰能力和数据速率之间确立了一种准定量的关系式和简单可行的数字化转换途径。通过可编程参数寄存器引入的CPU控制接口，不但可以增加工程设计的灵活性(如时钟频率选择)，而且可以根据实际需要进一步优化控制参数，使这种数字化转换途径在更大范围内灵活切换；5)本发明方法亦可施加在部分控制线组合上面；6)本发明方法适合采用FPGA或者ASIC的产品设计工艺。
图1典型的打印机并行接口抗干扰原理块2a、2b基于RC模拟滤波技术的抗干扰原理图(nStrobe信号线为例)图3ECP工作模式下高速并行口的部分信号线的时序图示例图4打印机并行口的数字化抗干扰模块的引入位置说明5数字化抗干扰模块的基本构成形式图6脉冲干扰消除和自动数据传输速率动态调整的波形示意图实施方案参见图5，本发明数字化干扰防护模块由输入比较器A、延迟计数器A、延迟比较器A、可编程参数寄存器A、取样锁存器A和取样锁存器C等部分组成，基本工作模式如下输入比较器A通过比较取样锁存器A的输出Ctrolm[3..0]和经过Schmitt整形器隔离后的控制线输入Ctrol[3..0]，实时监视输入控制信号线的各种电平变化。当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出正有效的计数控制信号CountA，导致延迟计数器A执行“同步计数”的操作，取样锁存器A执行“数据保持”的操作。当两组对应信号线的逻辑电平不同时，例如由于主机激励或者外界干扰信号而导致Ctrol[3..0]发生变化时，输入比较器A将输出无效的计数控制信号CountA，对计数器A执行“复位清0”的操作，同时对取样锁存器A执行“取样更新”的操作。当延迟计数器A的计数值等于或大于参数寄存器A的预设限值X时，延迟比较器A将产生正有效的取样控制信号SampleC，对取样锁存器C执行“取样更新”的操作，取样更新数据来自取样锁存器A的输出。当SampleC信号正有效时，暂存在取样锁存器A中的信号已经稳定地保持了不少于X*Tclcok时间，表明已经不是要予以消除的单脉冲或者序列脉冲干扰，所以有理由认为它就是我们所需要的信号了。
参数寄存器A为可编程参数寄存器，提供X限值设置。X限值可以是一个或几个可供选择的经验数据，也可以通过CPU接口实现动态最优设置。最优设置数据一般需要通过CPU自适应学习算法获取。
本实施方案中，如果取样时钟频率Clock＝40MHz，预值x＝10，那么可有效滤除250ns之内的所有脉冲干扰，脉冲干扰防护能力远远超过常规的解决方案。在X的最大取值限定范围内，预值X取得越大，可有效提供防护的干扰范围也就越大，但留给IEEE1284模块的相关应答逻辑的延迟时间裕度也会越小。超过一定的范围，随着预值X的上升，数据传输速率将开始下降，表明进入需要通过降低数据传输速率获取干扰防护能力提升的区域。
图6波形示意图可用于说明抗干扰能力和数据传输速率具有自动转换的能力。仍以ECP工作模式中的一部分信号逻辑关系为例nStrobe表示主机并行口控制器驱动的原始选通控制信号；xLpStrb表示原始nStrobe信号受到某种干扰之后出现在Schmitt整形器的输出，其中阴影线部分表示该区域存在一个序列脉冲干扰，原始逻辑关系被明显破坏；/LpStrb表示经过本专利方法去干扰处理过的与nStrobe对应的波形，原始逻辑关系被正确恢复；Busy表示由打印机并行接口送回主机的应答信号，通知主机并行口控制器完成该字节的传送周期。参见nStrobe信号波形，在nStrobe_1st字节传送周期中由于线路没有受到干扰，本干扰防护电路在延迟了Tnoise时间之后马上把信号传递到后继模块并返回Busy应答信号，所以主机侧并行口控制器可较快地结束该传送周期，使数据传输速率得以提高；nStrobe_2nd传送周期中由于控制线受到干扰，本干扰防护电路往往需要附加的延迟时间才能从控制信号线中“析出”正确的控制信号，所以主机不得不顺延该传送周期的宽度，使数据传输速率自动调低。由此可见，本发明方法不但可以更好地消除控制线脉冲干扰，而且具有一定的数据传送速率的动态调节能力。
对比测试表明，在常规并行接口抗干扰基础上附加本发明提出的方法，对各种控制线脉冲干扰具有优异的抑制能力。此外，由于控制线输入回路中的RC参数可以取得较小，所以在ECP工作模式下的不难实现每秒1M Byte以上的数据传输速率。
权利要求
1.一种提升打印机并行口干扰适应性的方法，在打印机并行接口的控制线回路中加入数字化干扰防护模块，去除干扰信号之后，再输出给后继的IEEE1284逻辑模块；所述数字化干扰防护模块的结构包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A，取样锁存器A和取样锁存器C，其去除干扰信号的步骤包括1)由参数寄存器A根据经验数据，设定干扰信号的计数阈值X的值；2)输入比较器A通过比较取样锁存器A和控制线信号输入Ctrol[3..0]，实时监视控制线信号输入的各种跳变；当两组对应信号线的逻辑电平完全相同时，输入比较器A将输出正有效的计数控制信号CountA，对延迟计数器A执行“同步计数”的操作，对取样锁存器A执行“数据保持”的操作；当两组对应信号线的逻辑电平不同时，输入比较器A将输出无效的计数控制信号CountA，对延迟计数器A执行“复位清0”的操作，对取样锁存器A执行“取样更新”的操作；3)当延迟计数器A的计数值等于或大于参数寄存器A的预设限值计数阈值X的值时，延迟比较器A将产生正有效的取样控制信号SampleC，对取样锁存器C执行“取样更新”的操作，取样更新数据来自取样锁存器A的输出；4)取样锁存器C的输出CtrolQ[3..0]就是去除了干扰信号的控制线信号。
2.如权利要求1所述的提升打印机并行口干扰适应性的方法，其特征在于打印机并行接口的控制线输入通过RC低通滤波网络和schmitt整形器与外部接口隔离。
3.如权利要求1所述的提升打印机并行口干扰适应性的方法，其特征在于参数寄存器A通过CPU优化算法获取计数阈值X的动态最优设置。
4.如权利要求1或2或3所述的提升打印机并行口干扰适应性的方法，其特征在于计数阀值X根据如下关系式子取值Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)。
5.一种提升打印机并行口干扰适应性的系统，包括IEEE1284协议模块，打印机控制器模块，其特征在于打印机并行接口的控制线回路中加入数字化干扰防护模块，该数字化干扰防护模块包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A，取样锁存器A和取样锁存器C。
6.如权利要求5所述的提升打印机并行口干扰适应性的系统，其特征在于打印机并行接口的控制线输入通过RC低通滤波网络和schmitt整形器与外部接口隔离。
全文摘要
本发明涉及一种提升打印机并行口干扰适应性的方法及系统，在打印机并行接口的控制线回路中加入数字化干扰防护模块，该模块结构包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A，取样锁存器A和取样锁存器C，通过该模块去除干扰信号之后，再输出给后继的IEEE1284逻辑模块。本发明在并行口控制线的抗干扰能力和数据速率之间确立了一种准定量关系式和简单的数字化转换途径，在保持较高数据传输速率前提条件下，可有效抑制控制线上出现的宽度不大于Tnoise的单脉冲干扰；和控制线上出现的序列脉冲干扰，干扰持续时间在协议允许范围内没有限制；当序列脉冲干扰出现时，本发明的数字化干扰防护模块具有自动动态调整数据速率的能力。可广泛应用于打印机控制领域。
文档编号G06F3/00GK1470983SQ0314885
公开日2004年1月28日 申请日期2003年6月13日 优先权日2003年6月13日
发明者陈文先, 徐忠良 申请人:上海北大方正科技电脑系统有限公司