专利名称：多面型闪存以及控制其程序和读取操作的方法
技术领域：
本发明涉及闪存装置，具体涉及多面型闪存装置以及控制其程序和读取操作的方法。
背景技术：
闪存装置可根据其中的内存单元阵列的结构形式而大体分类为单面型及多面型。单面型闪存装置包括一个面，该一个面由多个内存单元块组成，而多面型闪存装置包括多个面，每个面由多个内存单元块组成。图1为传统的闪存装置的方块图，其示出了单面型闪存装置。参看图1，闪存装置10具有输入缓冲器11、控制逻辑电路12、高电压产生器13、内存单元块B1～BK、X-解码器14、Y-解码器16及数据输入/输出电路17。参看图2，将描述图1中示出的闪存装置的程序操作。图2为有关于图1中示出的闪存装置的程序操作的时序图。首先，禁用芯片启用信号CEb，并切换(toggle)写启用信号Web。响应芯片启用信号CEb及写启用信号Web，控制逻辑电路12接收到相继经由输入缓冲器11施加的指令信号CMD1及地址信号ADD，且随后产生程序指令PGM、行地址信号RADD及列地址信号CADD。同时，指令信号CMD1包含有页面程序设定码，其判定闪存装置10的操作模式，且地址信号ADD对应于包括在内存单元块B1～BK之一中的多个页中的一页。
高电压产生器13响应程序指令PGM而产生偏压，且X-解码器14响应行地址信号RADD而将该偏压提供给内存单元块B1～BK之一。页面缓冲器15锁存经由数据输入/输出电路17及Y-解码器16接收到的数据信号D1，并将数据信号D1传输至内存单元块B1～BK共享的位线(未示出)。随后，控制逻辑电路12接收另一指令信号CMD2，并将就绪/忙碌信号R/Bb禁用一预定时间T。指令信号CMD2含有用于指示闪存开始其程序操作的确认码。外部控制器(未示出)接收到就绪/忙碌信号R/Bb及识别处于程序操作状态中的闪存装置。换言的，在禁用就绪/忙碌信号R/Bb时，对包括在内存单元块B1～BK之一中的多个页面中的一页进行程序操作。因而，闪存装置10的程序操作按一次一页的方式进行。因此，需要重复上述过程，以完成对所有内存单元块B1～BK的程序操作，从而由于内存单元块数量的增加而导致整个程序时间更长。
近来，为了减少整个程序时间的目的，闪存装置采用了高速缓存程序方案。在高速缓存程序方案中，高速缓冲存储器预先存储接下来将要进行程序控制的数据，且将所存储的数据传输至程序操作中的页面缓冲器，以便缩短整个程序时间。因此，其通过高速缓存程序方案提高了闪存装置的程序速度。另一方面，最近已提出了包括多个面的各种多面型闪存装置，以克服具有相对较小的数据吞吐量的单面型闪存装置的缺点。多面型闪存装置能够具有增加的数据吞吐量，但是因为顺序地程序控制多个面，所以其整个程序时间增加。换言之，当以页面为单位程序控制多个面中的一个时，不对剩余的面进行程序控制。因此，存在多面型闪存装置的整个程序时间比单面型闪存装置的整个程序时间要长的问题。此外，存在下述不便外部存储器控制器需要选定这些面中的一个并产生除了块地址之外的地址信号，以便对选定面中的数据进行程序控制或从选定面中读取数据。并且闪存装置需要包含复杂的控制电路，以便逐一调整这些面。
发明内容
本发明涉及一种闪存装置，且涉及通过响应含有多个位的芯片启用信号而同时进行对多个面的程序及读取操作来改善操作速度及数据吞吐量而无需构造复杂的电路。
本发明的一个实施例是针对提供一种控制闪存装置中的程序操作的方法，其能够通过响应含有多个位的芯片启用信号同时对多个面进行程序操作来改善操作速度及数据吞吐量，而无需构造复杂的电路。
本发明的一实施例还针对提供一种控制闪存装置中的读取操作的方法，其能够通过响应含有多个位的芯片启用信号同时对多个面进行读取操作来改善操作速度及数据吞吐量，而无需构造复杂的电路。
本发明的一个方面是提供一种闪存装置，其包含多个面，每个面包括多个内存单元块；分别对应于多个面而配置的页面缓冲器，每个页面缓冲器锁存将被输出至其对应面的输入数据位，或锁存将从该对应面接收的输出数据位；分别对应于页面缓冲器而配置的高速缓冲存储器，每个高速缓冲存储器响应多个高速缓存输入控制信号之一而存储输入数据位或所锁存的输出数据位，且每个高速缓冲存储器响应多个高速缓存输出控制信号之一而将所存储的数据位传输至该页面缓冲器或外部装置；及控制逻辑电路，其响应含有多个位的芯片启用信号及指令信号而产生高速缓冲存储器输入及输出控制信号。
本发明的另一方面是提供一种控制多面型闪存装置的程序操作的方法。该方法包含下述步骤响应一指令信号而产生程序指令；将输入数据位存储在对应于多个面而配置的高速缓冲存储器中；响应程序指令而产生用于程序操作的偏压，基于列及行地址信号而选定每个面中的多个内存单元块之一，及将该偏压施加到选定的内存单元块；以及将存储在高速缓冲存储器中的数据位输出至多个面。
本发明的一实施例还提供一种控制多面型闪存装置的读取操作的方法，其包含下述步骤响应指令信号而产生读取指令；响应读取指令信号而产生用于读取操作的偏压，基于列及行地址信号而选定每个面中的多个内存单元块之一，及将该偏压施加于选定的内存单元块；将多个面的输出数据位同时存储在对应于多个面而配置的高速缓冲存储器中；及将存储于高速缓冲存储器中的数据位顺序地逐个输出至外部装置。
附图用于提供对本发明的进一步的理解，并且被并入并组成说明书的一部分。附解说明了本发明的示例性实施例，并与说明一起用于解释本发明的原理。在附图中图1为传统的闪存装置的方块图；图2为有关于图1中示出的闪存装置的程序操作的时序图；图3为传统的闪存装置的方块图；图4为有关于图3中示出的闪存装置的程序操作的时序图；图5为有关于图3中示出的闪存装置的读取操作的时序图；及图6为比较性地说明本闪存装置的程序操作所处理的数据吞吐量和由单面型闪存装置的程序操作所处理的数据吞吐量的图表。
具体实施例方式
下文将参看附图更加详细地描述本发明的优选实施例。然而，本发明可以以不同形式来实现并且不应解释为局限于本文所陈述的实施例。相反，这些实施例是提供用来使得本公开内容全面及完整，并向本领域的技术人员充分传达本发明的范围。整个说明书中相同数字指示相同组件。
图3为传统的闪存装置的方块图。参看图3，闪存装置100包含输入缓冲器110、控制逻辑电路120、高电压产生器130、X-解码器150、多个面PL1～PLM(M为整数)、多个页面缓冲器PB1～PBM(M为整数)、多个高速缓冲存储器CB1～CBM(M为整数)、及数据输入/输出电路160。输入缓冲器110接收外部地址信号ADD或指令信号(CMD1、CMD2及CMD3之一)，且随后将接收到的信号传输至控制逻辑电路120。控制逻辑电路120响应芯片启用信号CEb及控制信号REb、Web、ALE和CLE接收所述指令信号(CMD1、CMD2及CMD3之一)或外部地址信号ADD。优选的，芯片启用信号CEb含有位B1～BM(M为整数)。控制逻辑电路120响应指令信号CMD1、CMD2或CMD3而产生程序指令PGM、读取指令READ及擦除指令ERS之一。优选的，控制逻辑电路120响应含有页面程序设定码(例如，80h)的指令信号CMD1而产生程序指令PGM。控制逻辑电路120响应含有读取码(例如，00h或01h)的指令信号CMD3而产生读取指令READ。在产生程序指令PGM之后，控制逻辑电路120在接收到包括确认码(例如，10h)的指令信号CMD2时，将就绪/忙碌信号R/Bb禁用一段预定的时间T4(参看图4)。结果，诸如内存控制器(未示出)的外部控制单元通过接收该就绪/忙碌信号R/Bb而识别处于程序操作状态中的闪存装置100。此外，在产生读取指令READ之后，控制逻辑电路120在接收到外部地址信号ADD时，将就绪/忙碌信号R/Bb禁用一段预定的时间D2(参看图5)。结果，诸如内存控制器(未示出)的外部控制单元通过接收就绪/忙碌信号R/Bb而识别处于读取操作状态的闪存装置100。
控制逻辑电路120响应指令信号CMD1及CMD2以及芯片启用信号CEb的位B1～BM而产生高速缓存输入控制信号CIS1～CISM(M为整数)及高速缓存输出控制信号COS1～COSM(M为整数)。更详细地描述，在响应指令信号CMD1而产生程序指令PGM后，当在一预定时间T2期间将位B1～BM顺序地逐个变为其预定逻辑值时(参看图4)，控制逻辑电路120在该预定时间T2期间顺序地逐个启用高速缓存输入控制信号CIS1～CISM。举例而言，所述预定逻辑值可建立为’0’。在产生程序指令PGM后，当在一预定时间T4期间将位B1～BM同时改变为所述预定逻辑值时，控制逻辑电路120在该预定时间T4期间顺序地逐个启用高速缓存输出控制信号COS1～COSM。
在响应指令信号CMD3而产生读取指令READ之后，控制逻辑电路120在就绪/忙碌信号R/Bb被禁用的同时启用高速缓存输出控制信号COS1～COSM。优选地，当控制逻辑电路120接收到指令信号CMD3时，位B1～BM在就绪/忙碌信号R/Bb被禁用的同时改变为该预定逻辑值且保持在其中。在产生读取指令READ后，当在一预定时间D3期间将位B1～BM顺序地逐个变为该预定逻辑值时(参看图3)，控制逻辑电路120在所述预定时间D3期间顺序地逐个启用高速缓存输出控制信号COS1～COSM。
高电压产生器130响应程序指令PGM、读取指令READ及擦除指令ERS而输出偏压VD、VS及VW1～VWK(K为整数)。VD为将提供给漏极选择线(未示出)的电压，VS为将提供给源极选择线(未示出)的电压，且VW1～VWK为将提供给字线(未示出)的电压。基于行地址信号RADD，X-解码器140选择包括在多个面PL1～PLM的每个中的内存单元块MB1～MBn之一，且将偏压VD、VS及VW1～VWK提供给所选的内存单元块。虽然在图3中未示出，X-解码器140解码行地址信号RADD以产生行解码信号，且基于行解码信号来选择多个面PL1～PLM的每一个中的内存单元块MB1～MBn之一。Y-解码器150解码列地址信号CADD以产生列解码信号CDEC，并将该列解码信号CDEC输出至页面缓冲器PB1～PBM。
页面缓冲器PB1～PBM的每一个均配置在面PL1～PLM中，且所述每个面连接至高速缓冲存储器CB1～CBM。页面缓冲器PB1～PBM中的每个锁存从与其对应的高速缓冲存储器CB1～CBM接收到的输入数据Di1～DiM(M为整数)，或响应列解码信号CDEC而部分或全部地选择其对应面PL1～PLM的位线(未示出)，并随后锁存从选定的位线提供的输出数据Do1～DoM(M为整数)。页面缓冲器PB1～PBM响应列解码信号CDEC而部分或全部地选择其对应面PL1～PLM的位线(未示出)，且将锁存的数据传输至选定的位线或传输至其对应的高速缓冲存储器CB1～CBM。
高速缓冲存储器CB1～CBM响应高速缓存输入控制信号CIS1～CISM而分别存储经由数据输入/输出电路160接收到的输入数据Di1～DiM，或存储从页面缓冲器PB1～PBM接收到的输出数据Do1～DoM。优选地，当高速缓存输入控制信号CIS1～CISM被启用时，高速缓冲存储器CB1～CBM分别存储输入数据Di1～DiM或输出数据Do1～DoM。此外，高速缓冲存储器CB1～CBM响应高速缓存输出控制信号COS1～COSM而经由页面缓冲器PB1～PBM或数据输入/输出电路160将存储于其中的数据Di1～DiM或Do1～DoM输出至外部装置。优选的，高速缓冲存储器CB1～CBM在高速缓存输出控制信号COS1～COSM被启用的同时输出其存储的数据Di1～DiM或Do1～DoM。
随后，将参看图3及图4来描述闪存装置100的程序操作。图4为有关于图3中示出的闪存装置的程序操作的信号的时序图。首先，芯片启用信号CEb的位B1～BM的逻辑值在初始时改变为逻辑‘0’。顺序地启用控制信号CLE及ALE，并切换控制信号WEb。控制逻辑电路120响应控制信号CLE及Web而接收指令信号CMD1并产生程序指令PGM。并且，控制逻辑电路响应控制信号ALE及Web而接收外部地址信号ADD，并基于外部地址信号ADD而产生行地址信号RADD及列地址信号CADD。
随后，在一预定时间T2期间位B1～BM的逻辑值顺序地改变为逻辑‘0’。将位B1～BM的逻辑值之一设定在逻辑‘0’，将其它位的逻辑值保持为逻辑‘1’。
在预定时间T2期间，逻辑控制电路120响应位B1～BM而顺序地逐个启用高速缓存输入控制信号CIS1～CISM。举例而言，当位B1改变为逻辑‘0’时，控制逻辑电路120将高速缓存输入控制信号CIS1启用预定的时间T2。高速缓冲存储器CB1～CBM响应高速缓存输入控制信号CIS1～CISM而顺序地逐个存储输入数据Di1～DiM。举例而言，当高速缓存输入控制信号CIS1被启用时，高速缓冲存储器CB1存储输入数据Di1。与高速缓冲存储器CB1相同，当高速缓存输入控制信号CIS2～CISM被启用时，其它高速缓冲存储器CB2～CBM分别存储输入数据Di2～DiM。在将输入数据Di1～DiM存储于所有高速缓冲存储器CB1～CBM中之后，在预定时间T3期间将位B1～EM的逻辑值同时改变为逻辑‘0’。此外，控制逻辑电路120响应控制信号CLE及Web而接收到指令信号CMD2，且响应指令信号CMD2而将就绪/忙碌信号R/Bb禁用一预定时间T4。在位B1～BM改变为逻辑‘0’且就绪/忙碌信号R/Bb被禁用时，控制逻辑电路120启用高速缓存输出控制信号COS1～COSM。响应高速缓存输出控制信号COS1～COSM，高速缓冲存储器CB1～CBM将存储于其中的输入数据Di1～DiM同时分别输出至页面缓冲器PB1～PBM。结果，页面缓冲器PB1～PBM分别锁存输入数据Di1～DiM。
高电压产生器130响应程序指令PGM而输出偏压VD、VS及VW1～VWK。X-解码器140基于行地址信号RADD而选择包括在面PL1～PLM的每一个中的内存单元块MB1～MBn之一。举例而言，当X-解码器140选择所述面PL1～PLM中的每一个中的内存单元块MB1时，其将偏压VD、VS及VW1～VWK提供给面PL1～PLM的内存单元块MB1。Y-解码器150解码列地址信号CADD且将该列解码信号CDEC输出至页面缓冲器PB1～PBM。页面缓冲器PB1～PBM响应该列解码信号CDEC而部分或全部地选择每个面PL1～PLM的位线，且随后将锁存的输入数据Di1～DiM输出至选定的位线。结果，同时程序控制对应于面PL1～PLM的内存单元块MB1的行地址信号RADD的页面。
接着将参看图3及图5来描述闪存装置100的读取操作。图5为有关于图3中示出的闪存装置的读取操作的信号的时序图。参看图5，首先，在一预定时间D1期间芯片启用信号CEb的位B1～BM的逻辑值最初变化为逻辑‘0’。顺序地启用控制信号CLE及ALE，且切换控制信号WEb。控制逻辑电路120响应控制信号CLE及Web而接收指令信号CMD3及产生读取指令READ。并且，响应控制信号ALE及Web，控制逻辑电路120接收外部地址信号ADD，并且基于外部地址信号ADD产生行地址信号RADD及列地址信号CADD。
高电压产生器130响应读取指令READ而输出偏压VD、VS及VW1～VWK。X-解码器140基于行地址信号RADD来选择包括在面PL1～PLM的每个中的内存单元块MB1～MBn之一。举例而言，当X-解码器140选择面PL1～PLM的每个中的内存单元块MB2时，其提供偏压VD、VS及VW1～VWK至面PL1～PLM的内存单元块MB2。Y-解码器150解码列地址信号CADD，且将列解码信号CDEC输出至页面缓冲器PB1～PBM。页面缓冲器PB1～PBM响应列解码信号CDEC而部分或全部地选择每个面PL1～PLM的位线，且随后锁存从选定的位线接收的输出数据Do1～DoM。结果，页面缓冲器锁存与面PL1～PLM的内存单元块MB2的行地址信号RADD相对应的页面的输出数据Do1～DoM。因此，对应于面PL1～PLM的内存单元块MB2的行地址信号RADD的页面的数据被同时读取。
另一方面，当接收到外部地址信号ADD时，控制逻辑电路120将就绪/忙碌信号R/Bb禁用一段预定的时间D2。在此期间，切换控制信号REb。在就绪/忙碌信号R/Bb被禁用的同时，控制逻辑电路120启用高速缓存输入控制信号CIS1～CISM。结果，页面缓冲器PB1～PBM响应高速缓存输入控制信号CIS1～CISM而分别存储锁存的输出数据Do1～DoM。
此后，在一预定时间D3期间，位B1～BM的逻辑值被顺序地逐一改变为逻辑‘0’。当位B1～BM之一被设定为逻辑’0’时，其它位的逻辑值保持为逻辑‘1’。
控制逻辑电路120响应位B1～BM，而在预定时间D3期间顺序地逐个禁用高速缓存输出控制信号COS1～COSM。举例而言，当位B1改变为逻辑‘0’时，控制逻辑电路120在预定时间D3期间启用高速缓存输出控制信号COS1。高速缓冲存储器CB1～CBM响应高速缓存输出控制信号COS1～COSM而经由数据输入/输出电路160顺序地逐个输出其存储的输出数据Do1～DoM。结果，输出数据Do1～DoM从数据输入/输出电路160顺序地输出。
图6为比较地说明由本闪存装置的程序操作所处理的数据吞吐量及由单面型闪存装置的程序操作所处理的数据吞吐量的图表。曲线A1描绘了根据本发明的闪存装置的程序操作的数据吞吐量。曲线A2描绘了包括一高速缓冲存储器的单面型闪存装置的程序操作的数据吞吐量。且曲线A3描绘了没有高速缓冲存储器的单面型闪存装置的程序操作的数据吞吐量。曲线A1、A2及A3表示在程序时间tPROG为200μs的条件下的数据吞吐量的特征。如图6中所说明，可看出根据本发明的闪存装置的数据吞吐量T1比单面型闪存装置的数据吞吐量大得多。详言之，下述等式1概括了根据本发明的闪存装置的程序操作的数据吞吐量T1及没有高速缓冲存储器的单面型内存装置的程序操作的数据吞吐量T2。
T1=4MtDINs4M+tPROGsM4]]>(但是，tDINs4M＜tPROG)T1=4MtDINs4M+tPROGsM4]]>其中，M为页面的总数，tDIN为一页面的tWC(写循环时间)，且tPROG为程序时间。
参考等式1，根据本发明的闪存装置的程序操作的数据吞吐量大于单面型闪存装置的程序操作的数据吞吐量T2。
如上所述，本发明能够通过响应含有多个位的芯片启用信号而同时对多个面进行程序及读取操作来改善操作速度及数据吞吐量，而不需构造复杂的电路。
虽然已经结合附图中说明的本发明的实施例来描述了本发明，但是其不限于这些实施例。本领域的技术人员容易理解，在不偏离本发明的范畴及精神的情况下可对其进行各种替代、修改及改变。
权利要求
1.一种闪存装置，其包含多个面，每个面包括多个内存单元块；多个页面缓冲器，每个页面缓冲器对应于所述多个面之一而配置，每个页面缓冲器锁存一个将输出至其对应面的输入数据位，或锁存一个将从对应面接收的输出数据位；多个高速缓冲存储器，每个高速缓冲存储器对应于多个页面缓冲器之一而配置，每个高速缓冲存储器响应多个高速缓存输入控制信号之一而存储该输入数据位或锁存的输出数据位，且每个高速缓冲存储器响应多个高速缓存输出控制信号之一而将存储的数据位传输至对应的页面缓冲器或外部装置；以及控制逻辑电路，其响应含有多个位的芯片启用信号及指令信号而产生高速缓存输入和输出控制信号。
2.如权利要求1所述的闪存装置，其中控制逻辑电路响应指令信号而产生程序指令、读取指令及擦除指令之一，且响应外部地址信号而产生列地址信号及行地址信号。
3.如权利要求1所述的闪存装置，其中芯片启用信号的位数等于所述面的数量。
4.如权利要求2所述的闪存装置，进一步包含高电压产生器，其响应程序指令、读取指令及擦除指令之一而产生偏压；X-解码器，其基于行地址信号而选择包括在每个面中的多个内存单元块之一，且将所述偏压提供给所选定的内存单元块；及Y-解码器，其解码列地址信号及将该列地址信号施加到页面缓冲器，其中，页面缓冲器响应列解码信号而部分或全部地选择对应面的位线，且将输入数据位输出到所选定的位线，或锁存从所选定的位线接收的输出数据位。
5.如权利要求2所述的闪存装置，其中当指令信号含有页面程序设定码时，控制逻辑电路产生程序指令，且当在产生该程序指令之后接收到含有确认码的指令信号时，控制逻辑电路将就绪/忙碌信号禁用第一预定时间。
6.如权利要求5所述的闪存装置，其中在产生该程序指令后，当在第二预定时间期间所述多个位被顺序地逐个改变为预定逻辑值时，控制逻辑电路顺序地逐个将高速缓存输入控制信号启用该第二预定时间，并且当在第一预定时间期间的同时将多个位改变为预定逻辑值时，在禁用就绪/忙碌信号的同时启用高速缓存输出控制信号；及其中当高速缓存输入控制信号被顺序地逐个启用时，高速缓冲存储器顺序地逐个存储所述输入数据位，且当高速缓存输出控制信号被同时启用时，高速缓冲存储器将存储的数据位同时输出至页面缓冲器。
7.如权利要求6所述的闪存装置，其中在存储被存储在多个高速缓冲存储器的最后一个中的输入数据位之后，在第一预定时间的同时将多个位改变为预定的逻辑值。
8.如权利要求2所述的闪存装置，其中当指令信号含有读取码时，控制逻辑电路产生读取指令，且当在产生读取指令之后接收到外部地址信号时，该控制逻辑电路将就绪/忙碌信号禁用第一预定时间。
9.如权利要求8所述的闪存装置，其中在产生读取指令后，控制逻辑电路在禁用就绪/忙碌信号的同时启用高速缓存输入控制信号，且当在第二预定时间期间多个位被顺序地逐个改变为预定逻辑值时，顺序地逐个将高速缓存输出控制信号启用该第二预定时间期间；及其中当高速缓存输入控制信号被同时启用时，高速缓冲存储器存储从页面缓冲器接收的锁存的输出数据位，并且当高速缓存输出控制信号被顺序地逐个启用时，所述高速缓冲存储器将存储的数据位顺序地逐个输出至外部装置。
10.如权利要求9所述的闪存装置，其中当控制逻辑电路接收到指令信号时，所述多个位改变为预定逻辑值，当就绪/忙碌信号被禁用时，所述多个位被保持在预定逻辑值。
11.如权利要求9所述的闪存装置，其中在锁存的输出数据位被顺序地存储在高速缓冲存储器中之后，多个位在第二预定时间期间被顺序地逐个改变为预定逻辑值。
12.一种控制多面型闪存装置的程序操作的方法，该方法包含响应指令信号而产生程序指令；将输入数据位存储在对应于多个面而配置的高速缓冲存储器中；响应该程序指令而产生用于该程序操作的偏压；根据列地址信号及行地址信号而选择多个面中的每一个的多个内存单元块之一；将偏压施加于选定的内存单元块；及将存储在高速缓冲存储器中的数据位输出至多个面。
13.如权利要求12所述的方法，其中存储输入数据位的步骤包含响应芯片启用信号而顺序地逐个将高速缓存输入控制信号启用预定的时间；响应高速缓存输入控制信号之一而将输入数据位存储在对应的一个高速缓冲存储器中；及重复启用高速缓存输入控制信号的步骤及存储输入数据位的步骤，直至将输入数据位存储至高速缓冲存储器的最后一个为止。
14.如权利要求13所述的方法，其中启用步骤包含在产生程序指令后，在预定时间期间将芯片启用信号的位顺序地逐个改变为预定逻辑值。
15.如权利要求13所述的方法，其中该存储输入数据位的步骤进一步包含在将输入数据位存储至高速缓冲存储器的最后一个之后，在预定时间期间将芯片启用信号的位同时改变为预定逻辑值。
16.如权利要求12所述的方法，其中输出步骤包含在产生程序指令之后，当在第一预定时间期间将芯片启用信号的位同时改变为预定逻辑值时，在第二预定时间期间同时启用高速缓存输出控制信号；响应高速缓存输出控制信号，将存储在高速缓冲存储器中的数据位输出至页面缓冲器，每个页面缓冲器耦接至高速缓冲存储器的至少一个且对应于多个面而配置；及将存储的每个数据位锁存在页面缓冲器中，并将每个锁存的数据位输出至多个面。
17.一种控制多面型闪存装置的读取操作的方法，该方法包含响应指令信号而产生读取指令；响应读取指令而产生用于读取操作的偏压；根据列地址信号及行地址信号而选择多个面中的每一个的多个内存单元块之一；将偏压施加于选定的内存单元块；将多个面的输出数据位同时存储在对应于多个面而配置的高速缓冲存储器中；及将存储在高速缓冲存储器中的数据位顺序地逐个输出至外部装置。
18.如权利要求17所述的方法，其中存储步骤包含将输出数据位锁存在对应于多个面而配置的页面缓冲器中；当在产生该读取指令后禁用就绪/忙碌信号时，同时启用高速缓存输入控制信号；及响应高速缓存输入控制信号，将锁存的数据位同时存储在耦接至页面缓冲器的高速缓冲存储器中。
19.如权利要求18所述的方法，其中该启用步骤包含当产生读取指令时，将芯片启用信号的位同时改变为预定逻辑值，且当禁用就绪/忙碌信号时，将所述位保持在预定逻辑值。
20.如权利要求17所述的方法，其中输出步骤包含响应芯片启用信号的位，顺序地逐个将高速缓存输出控制信号启用预定时间；响应高速缓存输出控制信号中已启用的一个信号，将对应于一个高速缓冲存储器而存储的数据位输出至外部装置；及重复启用高速缓存输出控制信号的步骤及输出步骤，直至将存储在高速缓冲存储器中的最后一个中的数据位输出至外部装置为止。
21.如权利要求20所述的方法，其中启用步骤进一步包含在将输出数据同时存储于高速缓冲存储器中之后，在所述预定时间期间将芯片启用信号的位顺序地逐个改变为预定逻辑值。
全文摘要
本发明提供一种闪存装置，其包含多个面，每个面包括多个内存单元块；多个页面缓冲器，每个页面缓冲器锁存一个将输出至其对应面的输入数据位，或锁存一个将从对应面接收的输出数据位；多个高速缓冲存储器，每个高速缓冲存储器响应多个高速缓存输入控制信号之一而存储输入或输出数据位，且每个高速缓冲存储器响应多个高速缓存输出控制信号之一而将存储的数据位传输至对应的页面缓冲器或外部装置；以及控制逻辑电路，其响应含有多个位的芯片启用信号及指令信号而产生高速缓存输入和输出控制信号。响应含有多个位的芯片启用信号而同时进行对多个面的程序及读取操作，其增加了操作速度及其中所处理的数据吞吐量。
文档编号G06F12/00GK1832039SQ20051009163
公开日2006年9月13日 申请日期2005年8月11日 优先权日2005年3月10日
发明者刘炳晟 申请人:海力士半导体有限公司