专利名称：一种基于risc微控制器的串行通信口的制作方法
技术领域：
本实用新型涉及属于半导体集成电路设计领域的微控制器(MCU)领域，特别涉及一种基于RISC微控制器的串行通信口。
背景技术：
随着深亚微米CMOS集成电路生产工艺的不断进步，目前技术上已经可以把复杂的微控制器(MCU)内核集成在一块芯片上，同时留有足够的硅片面积用于实现复杂的存储器和外设逻辑，过去用于高端32位和64位CPU的设计方法和构架现在已经能够有效的用于低价8位微控制器系统。利用这些功能强大而且便宜的微控制器，全系统的集成度不断提高。而集成度的提高，使得将通信接口电路设计在芯片内部成为一种可能。
近年来，串行通信接口电路的芯片获得了广泛的普及。虽然现在串行通信接口的种类很多，业界也纷纷推出出现了各种各样的串行通信接口和串行通信协议，比如美国国家半导体公司的Micro Wire，Intel等公司的USB总线，苹果公司的IEEE-19394，博世公司的CAN总线，摩托罗拉公司的SPI接口，飞利浦公司的IIC协议，美国电子工业协会推荐标准RS-232、RS-422、RS-485等等，都是用来实现与串行通信功能相关的技术和规范；但是，大多数的业界公司都将各种串行通信接口，单独的设计成芯片。对于微控制器应该集成串行通信接口很多不同的看法，但是基本上是基于以下几个方面考虑(1)微控制器本身的构架，能否实现串行通信接口的可能，即微控制器构架是否具有可扩展性和操作简易性；(2)微控制器本身电路和串行通信模块电路复杂程度的相对比较，这方面主要是基于芯片成本的考虑；(3)增加串行通信模块的微控制器，是否具备比较完善的可测行设计，因为通信电路的测试相对比较复杂。(4)增加串行通信模块的微控制器，对于电路功耗情况的具体影响。综合这些因素的考虑，本微控制器采用合理的设计，将各种串行通信接口集成在芯片内部，大大提升了微控制器的通信接口功能，同时其成本和功耗相对增加很少。
将串行通信接口集成在芯片内部，从生产价格和应用功能上来说，有一定的优势。集成的通信接口电路包括系统之间的远距离串行通信和系统内部近距离的串行扩展，这就大大节省了外接通信接口的芯片成本。同时，每种串行通信接口都具备各种通信接口，包括主控、从动，同步、异步，设置不同的传输数据速度等等，具有相当强兼容性，使得其应用的范围更加的广泛。当然，这种微控制器构架下的通信接口本身的特点也决定了它无可避免的缺陷比如对于单独应用微控制器核的领域或者单独应用串行通信接口的领域，可能会造成一定资源的浪费。
现在有很多公司生产的微控制器产品都带有一定的串行通信接口，如Microchip、Motorola、NEC、Hitachi、Atmel、Holtek等。虽然这些公司的产品都具备一定的串行通信接口，但是大多数的这些产品当中没有整合应用频繁的串行通信接口，基本上都是单独设计各自公司的串行通信接口，使得应用的范围相对来说较小。
本产品通过合理的设计，整合SPI、IIC、RS-232等串行通信接口的优缺点，通过微控制器的设置，实现兼容多种类型、多种模式的串行通信接口。同时发挥微控制器本身的优势，采用微控制器的中断和微控制器的工作模式，实现了串行通信接口操作简易方便，以及设计并且实现串行通信口的低功耗的通信接口。
实用新型内容本实用新型要解决的技术问题是提供一种基于微控制器的串行通信接口通信接口，通过设置微控制器的通信接口，可以实现的大部分的串行通信接口的通信接口，并且具备良好的可扩展性和移植性。
本实用新型是通过以下技术方案实现的一种基于RISC微控制器的串行通信口，包括用于同步串行通信的高速同步串行通信接口；用于同步异步发送接收的高速同步异步接收发送通信接口；通过总线与所述通信接口相连的CPU，控制所述通信接口的通信模式和通信状态；通过总线与所述通信接口相连的输入输出端口，所述通信接口复用所述输入输出端口与外围电路进行通信。
所述高速同步串行通信接口包括高速串行外围通信接口控制电路、高速芯片间通信接口控制电路、控制寄存器、状态机、移位寄存器、缓冲寄存器和状态寄存器，所述控制寄存器择一地选择所述高速串行外围通信接口控制电路或所述高速芯片间通信接口控制电路，所述状态机根据所述高速串行外围通信接口控制电路的控制信号或所述高速芯片间通信接口控制电路的控制信号、所述控制寄存器的输出信号以及所述CPU的控制总线信号控制所述状态寄存器和所述移位寄存器，所述状态寄存器根据所述状态机的控制信号存放传输数据的状态，CPU通过数据总线向所述缓冲寄存器写入或读取数据，所述缓冲寄存器将数据移入或移出移位寄存器，所述移位寄存器与所述输入输出端口交换数据，当移位完毕或检测起始位结束位串行通信模块向CPU发送中断请求信号以及激活标志信号。
在高速串行外围通信接口控制电路中，时钟选择、主从选择和边沿选择依次与所述移位寄存器相连，所述时钟选择从多种内部时钟中选择一种送入主从选择，外部时钟与主从选择相连，主从选择根据工作模式从内部时钟和外部时钟中选出一种送入边沿选择，边沿选择决定发送或接收的时钟沿。
在高速芯片间通信接口控制电路中，所述移位寄存器分别与时钟选择和匹配检测相连，位检测判断从输入输出端口接收数据的起始位和结束位，所述时钟选择从所述输入输出端口接收外部时钟信号，所述移位寄存器将从所述输入输出端口接收到的地址送入匹配检测，地址寄存器值进入匹配检测。
所述高速同步异步接收发送通信接口包括控制寄存器、发送控制模块、接收控制模块、发送状态机、接收状态机、发送寄存器、接收寄存器、发送移位寄存器和接收移位寄存器，CPU通过所述控制寄存器来确定所述高速同步异步接收发送通信接口工作模式，所述发送状态机根据控制寄存器的控制信号、发送控制模块的控制信号和CPU的控制信号决定工作状态，并将发送寄存器的内容写入发送移位寄存器，发送模块向CPU发送中断请求信号以及激活标志信号，所述接收状态机根据控制寄存器的控制信号、接收控制模块的控制信号和CPU的控制信号决定工作状态，并输入所述接收移位寄存器的内容到接收缓冲寄存器，接收模块向发送CPU中断请求信号以及激活标志信号，所述发送移位寄存器和接收移位寄存器与所述输入输出端口交换数据。
所述控制寄存器包括发送控制寄存器和接收控制寄存器，所述控制寄存器和所述波特率发生器相连，决定发送或接收数据的速率。
所述高速同步异步接收发送通信接口还包括波特率发生器、同步异步选择器、起始位结束位选择器和主控从动选择，所述波特率发生器波特率输出供移位寄存器使用的波特率移位时钟和经过同步异步选择器的波特率输出同步时钟，所述同步异步选择器输出同步数据或异步数据，异步数据经过起始位结束位选择器并包含起始位结束位信息，将发送数据传送至输入输出端口，所述主控从动选择根据主动信号和从动信号输出主动时钟或输入从动时钟。
或者，所述高速同步异步接收发送通信接口还包括波特率发生器、同步异步选择器、起始位结束位选择器、主控从动选择、分频器和数据检测，所述数据检测对所述波特率发生器产生的时钟信号进行采样，同步异步选择器输入同步数据和异步数据，输入数据经过同步异步选择分离同步数据或异步数据，异步数据经过起始位结束位选择并包含起始位结束位信息，波特率发生器输出的时钟经过分频器后作为移位寄存器的主控时钟和通信的传输时钟。
所述高速同步串行通信接口包括IDLE控制电路，通过外部时钟信号和内部激活信号控制IDLE控制电路工作状态。
所述高速同步异步接收发送通信接口包括IDLE控制电路，通过外部时钟信号和内部激活信号控制IDLE控制电路工作状态。
本实用新型一种基于RISC微控制器的串行通信口，将接口电路作为子模块电路，设计在芯片内部，通过设置微控制器的寄存器，来实现通信模块电路工作，通过通用输入输出端口达到通信的目的。通信模块电路的工作相对独立，操作方式简易方便，在合理搭配外围模块资源后，可集成到各种嵌入式系统、单片系统(SOC)中，广泛应用于消费电子、通信、卫星定位和音频、视频等领域。
图1是MCU和串行通信接口电路连接示意图。
图2是高速同步串行通信接口HSSP电路示意图。
图3是高速同步异步接收发送通信接口HSART电路示意图。
图4是高速串行外围通信接口HSPI控制电路工作原理示意图。
图5是高速芯片间通信接口HIIC控制电路工作原理示意图。
图6是高速同步异步接收发送通信接口HSART发送器的示意图。
图7是高速同步异步接收发送通信接口HSART发送器的示意图。
图8是通信模块激活微控制器原理示意图。
具体实施方式
如图1所示，高速同步串行通信接口HSSP和高速同步异步接收发送通信接口HSART是MCU内部的两个独立的功能模块电路，通过CPU设置使得高速同步串行通信接口HSSP和高速同步异步接收发送通信接口HSART和外部同时进行数据通信。通过8位数据总线1和控制总线2，控制总线2包括时钟信号、寄存器读写信号等，CPU对通信接口电路的相关寄存器进行设置，使得高速同步串行通信接口HSSP和高速同步异步接收发送通信接口HSART模块工作。在高速同步异步接收发送通信接口HSART工作过程中，将会产生相关的标志信号3，包括中断标志信号、激活标志信号等等，都将反馈给CPU的相关模块；同样，高速同步串行通信接口HSSP产生的标志信号为4。CPU通过2和3对通用输入输出I/O口进行输入输出设置，同时根据高速同步异步接收发送通信接口HSART和高速同步串行通信接口HSSP的控制寄存器设置，决定I/O口的通信端口类型。设置完毕的通信端口，在高速同步异步接收发送通信接口HSART和IO之间通过高速同步异步接收发送通信接口HSART的传输总线为5，进行数据和时钟传输，同样高速同步串行通信接口HSSP的传输总线为6。所述高速同步串行通信接口HSSP包括高速串行外围通信接口HSPI控制电路和高速芯片间通信接口HIIC控制电路。由于高速串行外围通信接口HSPI控制电路在主控模式下，可以采用多种时钟信号作为传输时钟，本实用新型高速串行外围通信接口HSPI控制电路除了通过CPU输入的时钟信号以外，还可以通过微控制器的定时器的定时输出7作为传输时钟。
如图2所示，CPU通过数据总线1和控制总线2对HSSP模块的控制寄存器进行赋值，控制寄存器通过控制总线10、11选择HSPI控制电路或HIIC控制电路中的一种的电路工作，HSPI和HIIC不能同时工作，同一时间只能选择其中一种通信方式。控制寄存器输出信号10选择HSPI的工作模式，包括主动、从动的选择以及传输数据的速率。其中选择速率包括了定时器的输出7作为传输时钟，以达到匹配外围速度较慢的芯片通信的要求。选择HSPI模式，通过HSPI的控制信号12指定状态机工作在HSPI的通信方式，同时结合CPU的控制总线2和控制寄存器输出信号15，使得状态机开始工作。状态机的工作通过状态机输出控制信号4决定了移位寄存器的工作，包括数据的串行发送、接收以及从缓冲寄存器读取数据、写入数据和通过6与输入输出端口进行数据交换等等，状态机的另一个作用就是通过4控制HSSP的状态寄存器，这个状态寄存器存放传输数据的状态，而这些状态都是通过状态机的状态提供的。同样，HIIC的工作原理和HSPI的工作原理类似，控制寄存器输出控制信号11选择HIIC的工作模式，包括主动、从动和主从的选择以及传输数据的速率。选择HIIC模式，通过HIIC的控制信号12指定状态机工作在HIIC的通信方式，传输数据原理和HSPI一样。HSSP通过检测状态机的工作状态，包括数据移位完毕和HIIC模式检测起始位结束位，HSP向CPU发送中断请求信号以及激活标志信号。
如图3所示，CPU通过数据总线1和控制总线2对HSART模块的控制寄存器进行赋值，这个控制寄存器包括发送控制寄存器和接收控制寄存器，两者必须一起工作，合成为HSART控制寄存器。HSART控制寄存器通过HSART控制总线18选择HSART控制使能HSART的发送或接收工作模式，在异步的模式下，发送和接收可以同时工作，也可以选取发送或者接收一种模式工作，在同步模式下，发送和接收在同一时间只能有一种通信方式可以工作。结合发送控制模块的控制信号19和CPU控制信号2以及HSART控制寄存器的控制信号18，共同决定状态机的工作状态。发送状态机的输出控制信号20，一部分控制发送移位寄存器的工作的控制信号20，另一部分向CPU发送中断请求和激活的标志信号16。同样，结合接收控制模块的控制信号24和CPU控制信号2以及HSART控制寄存器的控制信号18，共同决定状态机的工作状态。状态寄存器的输出控制信号22，一部分控制发送移位寄存器的工作的控制信号23，另一部分向CPU发送中断请求和激活的标志信号17。16和17组成了图1的3。发送的过程只需要CPU通过1和2向发送寄存器写入发送的数据，启动发送模块，数据将自动通过25写入移位寄存器，移位寄存器根据19和21的控制信号并通过27到输入输出端口，与外围电路进行通信。同样，接收的过程只需要启动接收模块，外围电路的数据移入输入输出端口，通过28到接收移位寄存器，等待一个字节数据移动完毕，通过26自动将移位寄存器的数据移入接收寄存器，CPU通过1和2向接收寄存器读取写入接收的数据。
如图4所示，采用主控模式，时钟由内部产生，有多种内部时钟37，可以通过选择器选择一种时钟35，多种时钟具有可扩展性，以满足不同的传输速率。采用从动模式，时钟由外部提供36。经过主从选择，决定时钟信号34。主动、从动两种模式的时钟沿都可以选择，即选择上升沿接收、下降沿发送，还是选择上升沿发送、下降沿接收，传输时钟信号为33，同时33也是主动模式下，向外围电路发送的时钟信号。发送和接收共用一个缓冲寄存器，当发送时，CPU通过1和2向缓冲寄存器写入数据，发送的数据经过数据通道14将自动移入移位寄存器。同样，接收一个字节数据完毕，数据通过14将自动从移位寄存器移入缓冲寄存器，CPU通过1和2将数据读取。发送的数据从输出端31移出，接收的数据从输入端30移入。在从动模式下，可以选择片选信号32，支持HSPI通信的多从机模式。
如图5所示，本实用新型HIIC主动模式是通过设置端口输入输出特性来实现的，但具备很强的从动通信功能。发送数据只需要通过1和2配合将数据写入缓冲寄存器，缓冲寄存器通过数据通道14将数据移入移位寄存器，等待外部时钟51，通过数据线50将移位寄存器的数据逐位发送。通过时钟选择将51进行毛刺过滤，输出较为稳定的时钟52。接收数据包括接收起始位、结束位、读写信号、地址、数据，接收的起始位、结束位将通过位检测来判断，接收的地址通过8位数据通道53进入匹配检测，地址寄存器通过8位数据通道54进入匹配检测，二者的地址在匹配检测电路内部做比较，接收数据将移入缓冲寄存器，通过数据总线到微控制器内部。地址寄存器也是挂靠微控制器的数据总线和控制总线上的，CPU可以直接寻址该寄存器。
如图6所示，HSART内部有一个波特率发生器，波特率发生器是提供异步发送器的发送时钟和同步主控发送器的发送时钟。发送数据只需要通过1和2配合将数据写入缓冲寄存器，缓冲寄存器通过8位数据通道25将数据移入移位寄存器，如果是异步发送，通过数据通道60经过同步异步选择器输出异步数据61和同步数据63。由于异步发送一个字节数据包含起始位和结束位，所以经过起始位结束位选择器，先发送起始位后再将保持在同步异步选择的发送数据63传输至输入输出端口，数据发送完毕，从起始位结束位选择器发送一个结束位。同步发送相对来说较为简单，逐位将发送的数据60通过同步异步选择，输出数据63到端口就完成数据发送。异步发送的时钟由波特率直接产生62。同步发送器，数据通过选择同步将数据直接传输至输入输出端口。同步发送的时钟需要判断主动和从动，内部时钟由波特率产生波特率输出时钟67和波特率移位时钟62，62提供内部移位寄存器使用，67经过同步异步选择器，输出同步时钟68，经过主控从动选择输出主控同步时钟69到端口。从动发送时钟由外部提供外部时钟64，经过选择从动时钟65和从动同步时钟66到移位寄存器。
如图7所示，HSART内部有一个波特率发生器，波特率发生器是提供异步接收器的接收时钟和同步主控接收器的接收时钟。接收需要波特率产生高频时钟70对端口数据71进行采样，通过数据检测得到接收的输入数据72。同步异步选择对72信号进行分离，如果是异步信号73还需要经过起始位结束位选择才能进入移位寄存器，同步信号74直接进入移位寄存器。移位寄存器通过数据通道26将数据移入接收寄存器，接收寄存器还包括了2级FIFO，同时可以接收多个数据。微控制器可以通过1和2将接收的数据读取。70经过分频器产生时钟信号低频时钟80，80作为移位寄存器主控的时钟，同时通过同步异步选择，产生同步时钟信号79，如果为主控接收，将送出主控同步时钟78，作为整个通信的传输时钟。从动接收从端口输入时钟75，经过主控从动选择产生从动时钟76，同时经过同步异步选择产生从动同步时钟77作为移位寄存器的移位时钟。
如图8所示，从动模式的串行通信，可以在IDLE模式下工作。采用外部时钟，实现数据移位和状态机的状态转移，从而实现数据发送或接收。通过数据接收、发送过程中产生的中断响应，可以改变芯片IDLE模式的控制信号，来实现激活IDLE模式，MCU进入正常工作模式。晶振输入时钟90在睡眠模式下，被信号92所屏蔽，以致无法得到输入到MCU内部的时钟信号91，实现了停止MCU内部大部分模块电路工作，达到低功耗的目的。从动模式的串行通信在IDLE模式下工作，只有微控制器中通信模块电路的使用外部时钟的很小一部分电路参与工作，在功耗很低的情况下完成数据的通信。当通信的过程中产生中断信号93，经过IDLE控制电路，将工作在IDLE模式的微控制器激活。
本实用新型一种基于RISC微控制器的串行通信口，将接口电路作为子模块电路，设计在芯片内部，通过设置微控制器的寄存器，来实现通信模块电路工作，通过通用输入输出端口达到通信的目的。通信模块电路的工作相对独立，操作方式简易方便。串行通信接口主要包括高速同步串行通信接口和高速同步异步接收发送通信接口。高速同步串行通信接口包括高速串行外围通信接口和高速芯片间通信接口，高速同步异步接收发送通信接口包括高速同步接收发送通信接口和高速异步接收发送通信接口。每个通信接口都有几种通信模式，基本上包含了目前微控制器的所有串行通信接口的基本类型。
此外，本实用新型的另一特征就是所有的串行通信接口都具备中断请求的功能，并且根据低功耗设计方法，从动的通信模式可以在微控制器处于IDLE模式下进行传输数据，通信过程中的中断有效可以激活处于IDLE模式的微控制器，使其进入正常工作模式。本实用新型的基于微控制器的串行通信接口，合理搭配外围模块资源后，可集成到各种嵌入式系统、单片系统(SOC)中，广泛应用于消费电子、通信、卫星定位和音频、视频等领域。
权利要求1.一种基于RISC微控制器的串行通信口，其特征在于，包括用于同步串行通信的高速同步串行通信接口；用于同步异步发送接收的高速同步异步接收发送通信接口；通过总线与所述通信接口相连的CPU，控制所述通信接口的通信模式和通信状态；通过总线与所述通信接口相连的输入输出端口，所述通信接口复用所述输入输出端口与外围电路进行通信。
2.如权利要求1所述的串行通信口，其特征在于，所述高速同步串行通信接口包括高速串行外围通信接口控制电路、高速芯片间通信接口控制电路、控制寄存器、状态机、移位寄存器、缓冲寄存器和状态寄存器，所述控制寄存器择一地选择所述高速串行外围通信接口控制电路或所述高速芯片间通信接口控制电路，所述状态机根据所述高速串行外围通信接口控制电路的控制信号或所述高速芯片间通信接口控制电路的控制信号、所述控制寄存器的输出信号以及所述CPU的控制总线信号控制所述状态寄存器和所述移位寄存器，所述状态寄存器根据所述状态机的控制信号存放传输数据的状态，CPU通过数据总线向所述缓冲寄存器写入或读取数据，所述缓冲寄存器将数据移入或移出移位寄存器，所述移位寄存器与所述输入输出端口交换数据，当移位完毕或检测起始位结束位串行通信模块向CPU发送中断请求信号以及激活标志信号。
3.如权利要求2所述的串行通信口，其特征在于，时钟选择、主从选择和边沿选择依次与所述移位寄存器相连，所述时钟选择从多种内部时钟中选择一种送入主从选择，外部时钟与主从选择相连，主从选择根据工作模式从内部时钟和外部时钟中选出一种送入边沿选择，边沿选择决定发送或接收的时钟沿。
4.如权利要求2所述的串行通信口，其特征在于，所述移位寄存器分别与时钟选择和匹配检测相连，位检测判断从输入输出端口接收数据的起始位和结束位，所述时钟选择从所述输入输出端口接收外部时钟信号，所述移位寄存器将从所述输入输出端口接收到的地址送入匹配检测，地址寄存器值进入匹配检测。
5.如权利要求1所述的串行通信口，其特征在于，所述高速同步异步接收发送通信接口包括控制寄存器、发送控制模块、接收控制模块、发送状态机、接收状态机、发送寄存器、接收寄存器、发送移位寄存器和接收移位寄存器，CPU通过所述控制寄存器来确定所述高速同步异步接收发送通信接口工作模式，所述发送状态机根据控制寄存器的控制信号、发送控制模块的控制信号和CPU的控制信号决定工作状态，并将发送寄存器的内容写入发送移位寄存器，发送模块向CPU发送中断请求信号以及激活标志信号，所述接收状态机根据控制寄存器的控制信号、接收控制模块的控制信号和CPU的控制信号决定工作状态，并输入所述接收移位寄存器的内容到接收缓冲寄存器，接收模块向发送CPU中断请求信号以及激活标志信号，所述发送移位寄存器和接收移位寄存器与所述输入输出端口交换数据。
6.如权利要求5所述的串行通信口，其特征在于，所述控制寄存器包括发送控制寄存器和接收控制寄存器，所述控制寄存器和所述波特率发生器相连，决定发送或接收数据的速率。
7.如权利要求5所述的串行通信口，其特征在于，所述高速同步异步接收发送通信接口还包括波特率发生器、同步异步选择器、起始位结束位选择器和主控从动选择，所述波特率发生器波特率输出供移位寄存器使用的波特率移位时钟和经过同步异步选择器的波特率输出同步时钟，所述同步异步选择器输出同步数据或异步数据，异步数据经过起始位结束位选择器并包含起始位结束位信息，将发送数据传送至输入输出端口，所述主控从动选择根据主动信号和从动信号输出主动时钟或输入从动时钟。
8.如权利要求5所述的串行通信口，其特征在于，所述高速同步异步接收发送通信接口还包括波特率发生器、同步异步选择器、起始位结束位选择器、主控从动选择、分频器和数据检测，所述数据检测对所述波特率发生器产生的时钟信号进行采样，同步异步选择器输入同步数据和异步数据，输入数据经过同步异步选择分离同步数据或异步数据，异步数据经过起始位结束位选择并包含起始位结束位信息，波特率发生器输出的时钟经过分频器后作为移位寄存器的主控时钟和通信的传输时钟。
9.如权利要求1-8中任一所述的串行通信口，其特征在于，所述高速同步串行通信接口包括IDLE控制电路，通过外部时钟信号和内部激活信号控制IDLE控制电路工作状态。
10.如权利要求1-8中任一所述的串行通信口，其特征在于，所述高速同步异步接收发送通信接口包括IDLE控制电路，通过外部时钟信号和内部激活信号控制IDLE控制电路工作状态。
专利摘要本实用新型一种基于RISC微控制器的串行通信口，将接口电路作为子模块电路，设计在芯片内部，通过设置微控制器的寄存器，来实现通信模块电路工作，通过通用输入输出端口达到通信的目的。通信模块电路的工作相对独立，操作方式简易方便，在合理搭配外围模块资源后，可集成到各种嵌入式系统、单片系统(SOC)中，广泛应用于消费电子、通信、卫星定位和音频、视频等领域。
文档编号G06F13/42GK2833703SQ20052004469
公开日2006年11月1日 申请日期2005年8月31日 优先权日2005年8月31日
发明者潘松, 岳卫杰, 刘桂蓉, 陈光胜 申请人:上海海尔集成电路有限公司