专利名称：一种通用可扩展并行信号处理平台结构的制作方法
技术领域：
本实用新型涉及一种通用可扩展并行信号处理平台结构。
背景技术：
当前并行信号处理平台主要可分为两类一类采用VLSI技术，针对特定的应用领域和信号处理算法，发展适宜的并行处理阵结构。如脉动阵列、波前阵列等来实现高性能的并行系统。通常其实现手段为ASIC或半定制IC。因而开发难度大，周期长，成本很高，并且实现的处理系统只适用于解决某一类问题，通用性和可扩展性较差。另一类则使用多个通用可编程数字信号处理器(DSP)，通过共享存储或消息传递机制构成较通用的多处理机系统，算法通过运行在处理系统上的软件来实现。因此这类并行信号处理系统通常具有较好的通用性和扩展能力，其设计、实现和开发都较前者容易，从而在各个应用领域得到了广泛的应用。本实用新型既是采用多个通用可编程数字信号处理器，配合其可扩展并行信号处理平台结构进行设计的。
目前广泛采用的以DSP为处理芯片的并行信号处理平台结构主要有两大类一种是采用共享总线的方式进行互连的结构，该方法的缺点在于由于总线资源的限制，使得该结构的可扩展性差，且通信带宽较窄。因此，该结构适用于一些对通信要求不高的场合。另一种则是采用具有专门通信接口资源的DSP作为内核，各处理器之间通过专门的通信接口资源进行互连的结构。以该结构进行互连方便灵活，并具有较高的通信带宽。但由于DSP间的互连需要采用专门的通信接口资源，使得处理器的选择受到一定程度的限制。对一些高性能的不带专门通信接口资源的DSP的互连无能为力，从而限制了并行处理平台的处理速度。
因此，当前对于并行信号处理平台的研究主要有两个特点一是针对特定任务的专用型处理平台的研究较多，而对于通用性并行信号处理平台的研究，不论是设计方法还是实现技术的研究都显得不足。二是研究的重点主要集中在采用具有专用通信资源的DSP，如SHARC，C40等构成的并行处理平台上。对于采用通用高性能DSP并借助包交换网络实现互连的并行处理平台的研究很少。
发明内容
为了弥补现有信号处理平台在通用性和可扩展能力上的不足，实现信号处理平台的高效实时性，本实用新型提供一种新型并行信号处理平台结构。该平台结构使信号处理平台可以采用通用型高性能处理芯片，不受专用通信资源的限制，改进处理结点的运算速度；且其网络传输方式可根据具体的算法要求灵活裁减，方便高效；最为重要的是该并行处理结构的互连技术具有很强的通用性和可扩展能力。因此，采用该处理平台结构能构成一种通用性强、高性能且规模可扩展的并行数字信号处理平台。
本实用新型的构成包括若干用于信号处理算法的并行信号处理板〔1〕、一块用于板间互连通信的处理背板〔2〕以及用于命令发送和数据接收的主机端〔3〕。
如附图1所示，并行信号处理板〔1〕以若干处理结点〔4〕为主要的并行处理模块。如附图2所示，每个处理结点〔4〕以一块通用高速的信号处理芯片DSP〔16〕为处理内核，其外部包括调试接口JTAG〔11〕，通过DSP〔16〕的数据总线连接的外部动态存储器〔12〕，用于自引导启动的通过DSP〔16〕的数据总线连接的外部只读存储器〔13〕，以及用于互连网络的由现场可编程逻辑器件FPGA〔5〕实现的网络接口电路〔14〕和用于主机通信的DSP〔16〕内带的PCI接口〔15〕。
其中各处理结点〔4〕之间的板内互连是通过将数据总线连接到现场可编程逻辑器件FPGA〔5〕上实现的；各块并行信号处理板〔1〕间的板间互连是通过将各处理结点〔4〕的Compact PCI的P2接口〔8〕连接到处理背板〔2〕上实现的。同时，各处理结点〔4〕通过PCI总线连接到PCI桥〔6〕上，PCI桥〔6〕再通过Compact PCI的P1接口〔7〕连接到主机端〔3〕的主机PCI总线〔9〕上。
处理背板〔2〕将各块并行信号处理板〔1〕的P2接口〔8〕通过自定义总线连接到处理背板〔2〕上的现场可编程逻辑器件FPGA〔10〕上。以此来完成各块并行信号处理板〔1〕间的板间互连。
各部分的作用分别说明如下若干块并行信号处理板〔1〕通过其处理结点〔4〕完成主要的并行信号处理算法。用于板内互连的现场可编程逻辑器件FPGA〔5〕用于完成各处理结点〔4〕之间的网络互连以及包交换网络的实现。用于板间互连的现场可编程逻辑器件FPGA〔10〕用于完成各并行信号处理板〔1〕之间的网络互连以及包交换网络的实现。设计的特点在于各个处理结点〔4〕之间使用消息传递方式进行数据、状态等信息传输。处理结点〔4〕之间要交换或共享的数据和状态信息等被打包成一定格式的数据包，通过处理结点〔4〕中的网络接口之间构成的点对点的链路传输到对应的目的处理结点〔4〕。由于现场可编程逻辑器件FPGA〔5〕和〔10〕具有方便灵活的特性，各处理结点〔4〕之间的传输是可剪裁的，由此构成了通用并行信号处理平台的可扩展特性。
若干块并行信号处理板〔1〕的各处理结点〔4〕通过Compact PCI的P1接口〔7〕连接到主机端〔3〕的主机PCI总线〔9〕上。由此能够实现主机端〔3〕控制命令的发送和最终数据的接收和显示。
本实用新型的工作原理是
采用该结构的通用可扩展并行信号处理平台由若干模块化的并行处理单元即处理结点〔4〕构成。其中各处理结点〔4〕均可通过高速的信号处理芯片DSP〔16〕内建的PCI接口〔15〕与主控单元建立联系。由于PCI总线对总线上设备数目的限制，因而每个并行信号处理板〔1〕上的处理结点〔4〕不直接与Compact PCI背板〔2〕相连接，而是连接到一个位于处理板上的透明PCI桥。处理结点〔4〕的PCI控制器与PCI桥一同构成了一个低级的PCI总线段。PCI总线主要完成DSP程序的运行、管理及数据上传等功能，是主控单元与各个处理结点〔4〕间的数据和控制信息通路。而执行并行处理任务时，各处理结点〔4〕之间的大量频繁的信息交换和共享是通过专门的高速互连网络进行的。由于高速互连网络是通过现场可编程逻辑器件FPGA〔5〕和〔10〕实现的，因而网络接口电路〔14〕的结构、性能、链路口的数量、冲突的仲裁机制、缓冲区的大小等与通信效能密切相关的参数都可以按照设计者的意愿设计和实现，从而保证了互连通信的高效和系统的通用性和可扩展能力。附图4、附图5、附图6分别以4个处理结点〔4〕为例，分别列出了环形结构、星形结构和完全图结构的互连网络结构框图。其中〔17〕表示由FPGA〔5〕构成的交叉开关。在这三种互连网络结构中，环形结构的连接代价最低，但是其通信延迟也最大；完全图结构的通信延迟最低，但是其连接代价也是最高的；星形结构的通信延迟和连接代价介于环形结构和完全图结构之间。在具体的应用中，应针对具体的并行算法选择相应的网络互连结构，以达到运算效率的最佳。此外，还可以实现用户干预下的互连网络拓扑可重构，从而大大改善了系统对处理任务的适应能力。
图1是一种通用可扩展并行信号处理平台结构的原理框图图2是一种通用可扩展并行信号处理平台结构的处理结点的原理结构框图图3是一种通用可扩展并行信号处理平台结构的以4个处理结点为例的环形结构的互连网络结构示意图图4是一种通用可扩展并行信号处理平台结构的以4个处理结点为例的星形结构的交叉开关互连网络结构示意图图5是一种通用可扩展并行信号处理平台结构的以4个处理结点为例的完全图结构的互连网络结构示意图图6是一种通用可扩展并行信号处理平台结构的实例的并行信号处理板结构电路原理图图7是一种通用可扩展并行信号处理平台结构的实例的处理背板结构电路原理图具体实施方式
以下结合附图和实例对本实用新型作进一步的说明。
结合本实用新型设计并实现了一套完整的并行信号处理机。其中的并行信号处理平台由4块Quad_C64x并行信号处理板和1块处理背板组成。主机端则采用商用3U 32bits/33MHz Compact PCI单板计算机作为处理机的主控单元。
如附图6所示，每块Quad_C64x并行信号处理板由4片TMS320C6416处理芯片(DSP_A、DSP_B、DSP_C和DSP_D)及它们之间的高速互连结构等外围电路构成。每块TMS320C6416处理芯片外围都包括对应的SDRAM，FLASH以及网络接口电路和TMS320C6416自带的PCI接口。在外部总线接口方面，TMS320C6416DSP配备了两套外部存储器接口EMIF。其中SDRAM和FLASH是通过EMIF总线的B口连接到DSP上的，EMIF的A口用于同FPGA共同实现网络接口电路。综合考虑网络接口的规模，FPGA器件选择了Xilinx公司的XC2V1000FG456。4块TMS320C6416的PCI接口均通过PCI总线连接到PCI桥(PCI BRIDGE)上，再连接到Compact PCI的P1接口上。同时为了各结点的板间互连，用FPGA实现高速差分串行总线LVDS收发器，并通过Compact PCI的P2口与处理背板上的LVDS收发器相连接。
如附图7所示，4块Quad_C64x并行信号处理板通过Compact PCI的P2口与处理背板FPGA上的LVDS收发器相连接。以此实现4块Quad_C64x并行信号处理板之间的板间互连。
本实用新型的优点是提出了一种新的基于静态互连网络的通用型并行信号处理平台结构。不同于以往的采用带有专门通信链路的DSP组成的并行信号处理平台结构，该结构适用于通用型的DSP芯片，不受专门通信链路的限制。其网络接口电路〔14〕采用现场可编程逻辑器件FPGA〔5〕和〔10〕构成并实现，因此网络传输方式可根据具体的算法要求灵活裁减，方便可靠。结合高速的信号处理芯片DSP〔16〕即可构成一种扩展能力强、通信延迟小、带宽足够高的静态互连网络并行信号处理平台。具有该结构的信号处理平台具有适用性强，高速稳定且应用灵活的特点，适合于信号处理算法的工程实现。
权利要求1.一种通用可扩展并行信号处理平台结构，包括若干并行信号处理板〔1〕、一块处理背板〔2〕以及主机端〔3〕三大部分，其特征在于并行信号处理板〔1〕主要由若干模块化的处理结点〔4〕构成，还包括现场可编程逻辑器件FPGA〔5〕、PCI桥〔6〕和Compact PCI的P1接口〔7〕，各处理结点〔4〕通过数据总线连接到现场可编程逻辑器件FPGA〔5〕上，各处理结点〔4〕通过PCI总线连接到PCI桥〔6〕上，PCI桥〔6〕再通过Compact PCI的P1接口〔7〕连接到主机端〔3〕的主机PCI总线〔9〕上。
2.如权利要求1所述的一种通用可扩展并行信号处理平台结构，其特征在于其每个处理结点〔4〕均包含一块通用高速的信号处理芯片DSP〔16〕，在DSP〔16〕的外围还包含调试接口JTAG〔11〕，通过DSP〔16〕的数据总线连接的外部动态存储器〔12〕，通过DSP〔16〕的数据总线连接的外部只读存储器〔13〕，以及由现场可编程逻辑器件FPGA〔5〕实现的网络接口电路〔14〕和DSP〔16〕内带的PCI接口〔15〕。
3.如权利要求1所述的一种通用可扩展并行信号处理平台结构，其特征在于处理背板〔2〕主要由现场可编程逻辑器件FPGA〔10〕构成，各块并行信号处理板〔1〕通过Compact PCI的P2接口〔8〕连接到处理背板〔2〕上。
专利摘要本实用新型涉及一种通用可扩展并行信号处理平台结构。其构成分为并行信号处理板、处理背板以及主机端三大部分。设计的特点在于模块化的处理结点结构和处理结点间基于松耦合静态互连传输网络的硬件结构。采用该结构可以使硬件处理平台具有较高的通信带宽并摆脱专用通信接口资源的限制，同时处理平台的这种模块化结构可以实现良好的可扩展性，从而可以适应各种不同的应用场合，具有很强的通用性。方便、灵活、高效及适应性强的特性，使该结构适应于高速大数据量的实时数字信号处理任务。
文档编号G06F13/00GK2893786SQ200620020038
公开日2007年4月25日 申请日期2006年1月12日 优先权日2006年1月12日
发明者高鹏, 郭元曦, 王继胜, 桑恩方, 卞红雨, 乔钢, 纪祥春, 赵景义, 张小平 申请人:哈尔滨工程大学