具有并行结构的数字无线发送器和无线通信系统的制作方法

具有并行结构的数字无线发送器和无线通信系统的制作方法
【专利摘要】本发明提供一种具有并行结构的数字无线发送器和无线通信系统。所述数字无线发送器包括串并转换器、delta-sigma调制器(DSM)和射频(RF)转换器。串并转换器被配置为对串行数字输入信号进行内插并输出N个并行信号，其中，N是大于1的正整数。DSM被配置为并行地对所述N个并行信号执行delta-sigma调制。RF转换器被配置为将N个delta-sigma调制信号排列成K个并行信号，将所述K个并行信号延迟不同的延迟时间，并将延迟后的信号转换成RF信号，其中，K是大于N的正整数。
【专利说明】具有并行结构的数字无线发送器和无线通信系统
[0001] 本申请要求于2013年4月22日在韩国知识产权局提交的第10-2013-0044360号 韩国专利申请的优先权，所述申请的公开通过引用合并于此。

【技术领域】
[0002] 本发明构思的实施例涉及信号发送器，更具体地讲，涉及数字无线发送器或包括 该数字无线发送器的无线通信系统。

【背景技术】
[0003] 已研究了可用于软件无线电（SDR)中以去除模拟或射频（RF)干扰的数字发送器。
[0004] delta-sigma(三角积分）调制器（DSM)可在被用于数字发送器中时减少带内量化 噪声。具体地，由于功率放大器线性并稳定地工作于单比特流，因此输出单比特流的DSM可 被认为是理想的调制器。


【发明内容】

[0005] 根据本发明构思的实施例，提供一种数字无线发送器。所述数字无线发送器包括 串并转换器、delta-sigma调制器（DSM)和射频（RF)转换器。串并转换器被配置为对串行数 字输入信号进行内插，并输出N个并行信号，其中，N是大于1的正整数。delta-sigma调制 器（DSM)被配置为并行地对N个并行信号执行delta-sigma调制，并输出N个delta-sigma 调制信号。数字RF调制器被配置为将N个delta-sigma调制信号排列成K个并行信号，将 K个并行信号延迟不同的延迟时间，并将延迟后的信号转换成RF信号，其中，K是大于N的 正整数。
[0006] 串并转换器可包括第一内插器和第二内插器。第一内插器可被配置为对串行数字 输入信号执行L次内插，其中，L是正整数。第二内插器可被配置为对L次内插串行信号执 行Μ次内插以输出N个并行信号，其中，Μ是正整数。
[0007] DSM可包括第一通道DSM单元至第Ν通道DSM单元，第一通道DSM单元至第Ν通 道DSM单元中的每个可被配置为对Ν个并行信号中的相应的一个执行至少一次加法、至少 一次延迟和至少一次二进制量化，并输出Ν个delta-sigma调制信号。第一通道DSM单元 至第N通道DSM单元中的每个可耦接到其他通道DSM单元中的至少一个，并可将由其他通 道DSM单元中的所述至少一个产生的信号用作在所述至少一次加法中的输入。
[0008] 第一通道DSM单元至第N通道DSM单元中的每个可输出单比特信号流。
[0009] 第一通道DSM单元至第N通道DSM单元中的每个可以是二阶低通DSM单元或更高 阶低通DSM单元。
[0010] 第一通道DSM单元至第N通道DSM单元中的第一通道DSM单元可包括第一加法器、 第二加法器、第三加法器、第四加法器、延迟单元和量化器。第一加法器可被配置为将N个 并行信号中的第一并行信号和第N通道DSM单元的输出信号相加。第二加法器可被配置为 将第一加法器的输出信号和通过对第N通道DSM单元的第二加法器的输出信号进行延迟所 获得的信号相加。第三加法器可被配置为将第二加法器的输出信号和第N通道DSM单元的 输出信号相加。第四加法器可被配置为将第三加法器的输出信号和通过对第N通道DSM单 元的第四加法器的输出信号进行延迟所获得的信号相加。延迟单元可被配置为对第一通道 DSM单元的第四加法器的输出信号进行延迟。量化器可被配置为对延迟单元的输出信号进 行量化。
[0011] 第一通道DSM单元至第N通道DSM单元中的第二通道DSM单元可包括第一加法器、 第二加法器、第三加法器、第四加法器、延迟单元和量化器。第一加法器可被配置为将第二 并行信号和通过对第一通道DSM单元的第四加法器的输出信号进行量化所获得的信号相 力口。第二加法器可被配置为将第二通道DSM单兀的第一加法器的输出信号和第一通道DSM 单元的第二加法器的输出信号相加。第三加法器可被配置为将第二通道DSM单元的第二加 法器的输出信号和通过对第一通道DSM单元的第四加法器的输出信号进行量化所获得的 信号相加。第四加法器可被配置为将第二通道DSM单元的第三加法器的输出信号和第一通 道DSM单元的第四加法器的输出信号相加。延迟单元可被配置为对第二通道DSM单元的第 四加法器的输出信号进行延迟。量化器可被配置为对第二通道DSM单元的延迟单元的输出 信号进行量化。
[0012] RF转换器可包括重新并行化模块、延迟模块和RF转换器模块。重新并行化模块可 被配置为将N个delta-sigma调制信号重新并行化成K个并行信号。延迟模块可被配置为 对K个并行信号进行延迟。RF转换器模块可被配置为将从延迟模块输出的延迟后的信号转 换成RF信号。
[0013] 延迟模块可包括第一延迟元件至第K延迟元件，并且第一延迟元件至第K延迟元 件中的第m延迟元件可被配置为将K个并行信号中的第m并行信号延迟（m-1)个时钟周期， 其中，"m"是至少为1且最多为K的正整数。RF转换器模块可包括多个单位吉尔伯特单元 电路，并且所述多个单位吉尔伯特单元电路中的每个可将第一延迟元件至第K延迟元件中 的相应的一个的输出信号转换成RF信号。
[0014] 所述多个单位吉尔伯特单元电路中的每个可包括第一晶体管、第二晶体管、第三 晶体管、第四晶体管、第五晶体管和第六晶体管。第一晶体管可具有连接到第一输入节点的 栅极、连接到第一共同源节点的源极和连接到第一输出节点的漏极。第二晶体管可具有连 接到第二输入节点的栅极、连接到第一共同源节点的源极和连接到第二输出节点的漏极。 第三晶体管可具有连接到第二输入节点的栅极、连接到第二共同源节点的源极和连接到第 一输出节点的漏极。第四晶体管可具有连接到第一输入节点的栅极、连接到第二共同源节 点的源极和连接到第二输出节点的漏极。第五晶体管可连接在第一共同源节点和电流源之 间，并被配置为接收第一振荡信号的正信号。第六晶体管可连接在第二共同源节点和电流 源之间，并被配置为接收第一振荡信号的负信号。到第一输入节点和第二输入节点的输入 信号可以是第一延迟元件至第K延迟元件中的相应的一个的输出信号。
[0015] 各个单位吉尔伯特单元电路的第一输出节点可共同连接到功率放大器的第一输 入端子，各个单位吉尔伯特单元电路的第二输出节点可共同连接到功率放大器的第二输入 端子。
[0016] 根据本发明构思的实施例，提供一种数字无线发送器。所述数字无线发送器包括 第一串并转换器、第二串并转换器、第一DSM、第二DSM、第一 RF转换器和第二RF转换器。第 一串并转换器可被配置为对串行同相数字输入信号进行内插，并输出N个同相并行信号， 其中，N是大于1的正整数。第二串并转换器可被配置为对串行正交相数字输入信号进行 内插，并输出N个正交相并行信号。第一 DSM可被配置为并行地对N个同相并行信号执行 delta-sigma调制。第二DSM可被配置为并行地对N个正交相并行信号执行delta-sigma 调制。第一数字RF转换器可被配置为使用第一振荡信号将从第一 DSM输出的N个同相DSM 信号转换成同相RF信号。第二数字RF转换器可被配置为使用第二振荡信号将从第二DSM 输出的N个正交相DSM信号转换成正交相RF信号。第一振荡信号和第二振荡信号可彼此 具有90度相位差。
[0017] 第一数字RF转换器可被配置为将N个同相DSM信号排列成K个同相并行信号，将 K个同相并行信号延迟不同的延迟时间，并使用第一振荡信号将延迟后的信号转换成同相 RF信号，其中，K是大于N的正整数。
[0018] 第二数字RF转换器可被配置为将N个正交相DSM信号排列成K个正交相并行信 号，将K个正交相并行信号延迟不同的延迟时间，并使用第二振荡信号将延迟后的信号转 换成正交相RF信号。
[0019] 第一数字RF转换器和第二数字RF转换器的输出信号可通过功率放大器和滤波器 被处理，并随后通过天线被发送。
[0020] 第一串并转换器可包括被配置为对串行同相数字输入信号进行内插的内插器，第 二串并转换器可包括被配置为对串行正交相数字输入信号进行内插的内插器。
[0021] 第一 DSM和第二DSM中的每个可包括第一通道DSM单元至第N通道DSM单元。在 第一 DSM中的第一通道DSM单元至第N通道DSM单元中的每个可被配置为对N个同相并行 信号中的相应的一个执行至少一次加法、至少一次延迟和至少一次二进制量化。在第二DSM 中的第一通道DSM单元至第N通道DSM单元中的每个可被配置为分别对N个正交相并行信 号执行至少一次加法、至少一次延迟和至少一次二进制量化。在第一 DSM中的第一通道DSM 单元至第N通道DSM单元中的每个可在第一 DSM中将由其他通道DSM单元中的至少一个产 生的信号用作在对N个同相并行信号进行的所述至少一次加法中的输入。在第二DSM中的 第一通道DSM单元至第N通道DSM单元中的每个可在第二DSM中将由其他通道DSM单元中 的至少一个产生的信号用作在对N个正交相并行信号进行的所述至少一次加法中的输入。
[0022] 第一数字RF转换器可包括重新并行化模块和延迟模块。重新并行化模块可被配 置为将从第一 DSM输出的N个同相DSM信号重新并行化成K个同相并行DSM信号，其中，K 是大于N的正整数。延迟模块可被配置为对K个同相并行DSM信号进行延迟。第二数字RF 转换器可包括重新并行化模块和延迟模块。第二数字RF转换器中的重新并行化模块可被 配置为将从第二DSM输出的N个正交相DSM信号重新并行化成K个正交相并行DSM信号。 第二数字RF转换器中的延迟模块可被配置为对K个正交相并行DSM信号进行延迟。
[0023] 根据本发明构思的实施例，提供一种无线通信系统。所述无线通信系统包括处理 器和连接到该处理器的数字无线发送器。所述数字无线发送器包括串并转换器、DSM、数字 RF转换器和功率放大器。串并转换器可被配置为将串行数字输入信号转换成N个并行信 号，其中，N是大于1的正整数。DSM可被配置为并行地对N个并行信号执行delta-sigma 调制。数字RF转换器可被配置为对N个delta-sigma调制信号执行移动平均滤波和RF转 换，并产生RF信号。功率放大器可被配置为对RF信号进行放大。
[0024] 串并转换器可被配置为对串行数字输入信号执行过采样，并产生N个并行信号。
[0025] 所述N个delta-sigma调制信号可以是单比特信号流。
[0026] 数字RF转换器可被配置为将N个delta-sigma调制信号排列成K个并行信号，分 别将K个并行信号延迟不同的延迟时间，并将延迟后的信号转换成RF信号，其中，K是大于 N的正整数。
[0027] 所述数字无线发送器还可包括被配置为对RF信号进行滤波的带通滤波器。
[0028] 根据本发明构思的实施例，提供一种无线发送器。所述无线发送器包括串并转换 器和DSM。串并转换器可被配置为将串行输入信号至少转换成第一并行信号和第二并行信 号。DSM可被配置为至少对第一并行信号和第二并行信号执行delta-sigma调制。DSM包括 第一通道DSM单元和第二通道DSM单元。第一通道DSM单元被配置为对第一并行信号执行 至少一次加法，并将由第二通道DSM单元产生的信号用作在所述至少一次加法中的输入。
[0029] 第二通道DSM单元可被配置为对第二并行信号执行至少一次加法，并可将由第一 通道DSM单元产生的信号用作在所述至少一次加法中的输入。
[0030] 第一通道DSM单元和第二通道DSM单元中的每个可输出单比特信号流。

【专利附图】

【附图说明】
[0031] 通过参照附图详细地描述本发明构思的示例性实施例，本发明构思的前述特征将 变得更加清楚，其中：
[0032] 图1是根据本发明构思的实施例的数字无线发送器的示意性框图；
[0033] 图2是根据本发明构思的实施例的数字无线发送器的示意性框图；
[0034] 图3是根据本发明构思的实施例的在图2中示出的数字无线发送器的详细框图；
[0035] 图4是包括在根据本发明构思的实施例的在图3中示出的数字无线发送器中的N 通道并行delta-sigma(三角积分）调制器（DSM)的框图；
[0036] 图5是根据本发明构思的实施例的在图4中示出的N通道并行DSM模块的框图；
[0037] 图6是根据本发明构思的实施例的在图4中示出的N通道并行DSM模块的框图；
[0038] 图7是根据本发明构思的实施例的在图4中示出的N通道并行DSM模块的框图；
[0039] 图8是根据本发明构思的实施例的在图3中示出的射频（RF)转换器的框图；
[0040] 图9是示出根据本发明构思的实施例的在图8中示出的RF转换器的操作的信号 时序图；
[0041] 图10是根据本发明构思的实施例的在图8中示出的单位吉尔伯特（Gilbert)单 兀电路的电路图；
[0042] 图11是根据本发明构思的实施例的在图10中示出的多个单位吉尔伯特单元电路 之间的连接的电路图；
[0043] 图12是根据本发明构思的实施例的数字无线发送器的示意性框图；
[0044] 图13A至图13F是根据本发明构思的实施例的在图12中示出的数字无线发送器 的信号频谱的曲线图；
[0045] 图14是包括根据本发明构思的实施例的数字无线发送器的无线通信系统400的 框图。

【具体实施方式】
[0046] 现在将在下文中参照附图更加全面地描述本发明构思，其中，在附图中示出了本 发明的实施例。然而，本发明可以各种形式被实现，并且不应被理解为受限于在此阐述的实 施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且这些实施例将把本发明的 范围充分地传达给本领域技术人员。相同的标号可始终表示相同的元件（元素）。
[0047] 将理解的是，当元件被称为"连接到"或"耦接到"另一元件时，其可被直接连接到 或耦接到所述另一元件，或者可存在中间件。相反地，当元件被称为"直接连接到"或"直接 耦接到"另一元件时，不存在中间件。如这里所使用的，术语"和/或"包括相关所列项中的 一个或更多个的任意和全部组合，并可缩写为"/"。
[0048] 将理解的是，虽然术语"第一"、"第二"等可被用在本文中来描述各种元件，但是这 些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件进行区分。例如，在 不脱离本公开的教导的情况下，第一信号可被称为第二信号，类似地，第二信号可被称为第 一信号。
[0049] 图1是根据本发明构思的实施例的数字无线发送器1的示意性框图。数字无线发 送器1可包括串并转换器1〇、Ν通道并行delta-sigma调制器（DSM)模块20、射频（RF)转 换器30、功率放大器70、带通滤波器80和天线90。
[0050] 串并转换器10可将串行输入信号I [η]转换成N个并行信号II (其中，N是至少 为2的正整数）。串并转换器10的输入信号I [η]和输出信号II可以是数字信号。
[0051] 串并转换器10可包括内插器，该内插器将数字输入信号I [η]内插Ρ次（其中，Ρ 是正整数）以产生Ν个并行信号II。这里，可设置至少一个内插器。例如，串并转换器10 可将数字串行输入信号Ι[η]内插L次（其中，L是正整数），然后执行Μ次内插（其中，Μ 是正整数）以产生Ν个并行信号II。在这种情况下，在串并转换器10中执行的内插的总 数"Ρ"可以是L和Μ的乘积，即P = L*M，其中，*表示乘法运算。串并转换器10可响应于 第一时钟信号CK1进行操作。第一时钟信号CK1可具有为数字输入信号I [η]的采样率的 倍数的频率。
[0052] Ν通道并行DSM模块20可接收产生自串并转换器10的Ν个并行信号II，对所述 Ν个并行信号II执行delta-sigma调制，并输出Ν个并行delta-sigma调制信号12。Ν通 道并行DSM模块20可响应于第二时钟信号CK2进行操作。第二时钟信号CK2可具有为数 字输入信号I [η]的采样率的倍数的频率。第二时钟信号CK2可具有与第一时钟信号CK1 相同的频率，或具有与第一时钟信号CK1不同的频率。随后将描述DSM模块20的操作和结 构。
[0053] RF转换器30可将从DSM模块20输出的Ν个并行delta-sigma调制信号12转换 成RF信号RFS。DSM模块20的输出信号12可以是低频（例如，基带）数字信号。
[0054] 虽然图1中未示出，但是RF转换器30可包括数字滤波器和数模转换器（DAC)。可 基于移动平均滤波器来实现数字滤波器。DAC可通过将基带数字信号与振荡信号0S进行混 频来产生RF模拟信号RFS。随后将描述RF转换器30的操作和结构。
[0055] 从RF转换器30输出的RF模拟信号RFS可通过功率放大器70被放大，通过带通 滤波器80被滤波为预定带信号，然后通过天线90被发送到接收器（未示出）。数字无线发 送器1还可包括另外的元件，诸如产生振荡信号0S的振荡信号产生器。
[0056] 图2是根据本发明构思的实施例的数字无线发送器1A的示意性框图。参照图2， 数字无线发送器1Α可包括第一串并转换器10a和第二串并转换器40a、第一 Ν通道并行DSM 模块20a和第二N通道并行DSM模块50a、第一 RF转换器30a和第二RF转换器60a、功率 放大器70、带通滤波器80和移相器75。数字无线发送器1A可以是用于发送包括同相信号 和正交相信号的正交信号的正交发送器。
[0057] 第一串并转换器10a、第一 N通道并行DSM模块20a和第一 RF转换器30可形成用 于接收并处理同相数字输入信号I [η]的路径，并可分别具有与图1的串行转换器10、N通 道并行DSM模块20和RF转换器30基本相同的结构和功能。除了它们处理的信号之外，第 二串并转换器40a、第二Ν通道并行DSM模块50a和第二RF转换器60a可形成用于接收并 处理正交相数字输入信号Q[n]的路径，并且可分别具有与图1的串行转换器10、N通道并 行DSM模块20和RF转换器30基本相同的结构和功能。
[0058] 第一 RF转换器30a可使用第一振荡信号0S1将产生自第一 N通道并行DSM模块 20a的N个同相DSM信号12转换成同相RF信号RFI。第二RF转换器60a可使用第二振荡 信号0S2将从第二N通道并行DSM模块50a输出的N个正交相DSM信号Q2转换成正交相 RF信号RFQ。
[0059] 第二振荡信号0S2可与第一振荡信号0S1具有90度相位差。移相器75可将第一 振荡信号0S1的相位移动90度来输出第二振荡信号0S2。
[0060] 从第一 RF转换器30a输出的同相RF信号RFI和从第二RF转换器60a输出的正 交相RF信号RFQ被输入到功率放大器70。从功率放大器70输出的放大后的信号可通过带 通滤波器80被滤波，并且随后通过天线90被发送到接收器（未示出）。
[0061] 图3是在图2中示出的数字无线发送器1A的详细框图。参照图3,第一串并转换 器10a可包括第一内插器110和第二内插器111。第一内插器110可对串行数字输入信号 I [η]执行L次内插，并输出串行信号10。第二内插器111可对L次内插信号（S卩，串行信 号10)执行Μ次内插，并输出N个并行信号II。此时，Μ可与N相同，但是本发明构思不限 于此。可使用多相内插器来实现第二内插器111。
[0062] 当输入到第一内插器110的数字输入信号Ι[η]的频率是基带频率FB时，第一内 插器110可按照为基带频率FB的L倍的操作频率（即，L*FB，其中，表示乘法运算）来 进行操作。例如，第一内插器110可响应于具有基带频率FB的L倍频率的第一时钟信号 CK1进行操作。当Μ与N相同时，第二内插器111也可按照L*FB的操作频率进行操作。换 句话说，可将相同时钟信号CK1输入到第一内插器110和第二内插器111两者。当L是32， Μ是4并且N是4时，输入到第一内插器110和第二内插器111的第一时钟信号CK1的频率 可以是32FB。
[0063] 图4是图3中示出的Ν通道并行DSM模块20a的框图。参照图4,第一 Ν通道并 行DSM模块20a可包括N个DSM单元（即，第一通道DSM单元250-1至第N通道DSM单元 250-N)，其中，所述N个DSM单元接收N个并行信号11 ( S卩，I h [η]至11Ν [η])，并分别对所 述Ν个并行信号Ih [η]至Ι1Ν[η]执行delta-sigma调制。
[0064] 第一通道DSM单元250-1至第N通道DSM单元250-N中的每个可接收N个并行信 号Iljn]至Il N[n]中的相应的一个，对N个并行信号Iljn]至IlN[n]中的所述一个执行 至少一次加法、至少一次延迟和至少一次二进制量化，并输出delta-sigma调制输出信号 12(即，124η]至I2N[n])中的相应的一个。此时，N个并行信号IIJn]至IlN[n]可分别输 入到第一通道DSM单元250-1至第N通道DSM单元250-N中的相应的一个，并且输出信号 I2JI1]至I2N[n]可分别从第一通道DSM单元250-1至第N通道DSM单元250-N输出。另 外，N个并行信号Iljn]至Il N[n]可以是被内插器过采样的多比特（例如，12比特）信号， 并且输出信号Ujn]至I2N[n]可以是二进制信号（即，1比特信号流）。然而，本发明构思 不限于本发明构思的这些实施例。例如，在实施例中，N个并行信号IIJn]至Il N[n]可以 是二进制信号。
[0065] 第一通道DSM单元250-1至第N通道DSM单元250-N中的每个可耦接到其他DSM 单元中的至少一个DSM单元，并可将由所述至少一个DSM单元产生的信号用作所述至少一 次加法的输入。第一通道DSM单元250-1至第N通道DSM单元250-N中的每个可以是二阶 低通DSM单元，但是本发明构思不限于此。例如，第一通道DSM单元250-1至第N通道DSM 单元250-N中的每个可以是一阶低通DSM单元或三阶或更高阶低通DSM单元。
[0066] 参照图4,第一通道DSM单元250-1至第N通道DSM单元250-N可彼此连接。例 如，由第一通道DSM单元250-1产生的信号可输入到第二通道DSM单元250-2,由第二通道 DSM单元250-2产生的信号可输入到第三通道DSM单元250-3,同样地，由第（N-1)通道DSM 单元250-(Ν-1)产生的信号可输入到第N通道DSM单元250-N。然而，本发明构思不限于图 4中示出的实施例。第一通道DSM单元250-1至第N通道DSM单元250-N中的每个可以以 各种方式耦接到不同通道DSM单元。
[0067] 图5是根据本发明构思的实施例的在图3中示出的N通道并行DSM模块20a的框 图。这里，N是2。参照图5,第一 N通道并行DSM模块20b可包括两个DSM单元（即，第一 通道DSM单元250-1和第二通道DSM单元250-2)，其中，所述两个DSM单元可分别地接收 两个并行信号Iljn]和Il 2[n]，并可对这两个并行信号Iljn]和Il2[n]执行delta-sigma 调制。
[0068] 第一通道DSM单元250-1可包括第一加法器211至第四加法器214、第一延迟单元 221和第二延迟单元222、以及第一量化器231。第二通道DSM单元250-2可包括第五加法 器215至第八加法器218、第三延迟单元223、以及第二量化器232和第三量化器233。
[0069] 在第一通道DSM单元250-1中，第一加法器211可将N个并行信号中的第一并行 信号Iljn]和第二通道DSM单元250-2的输出信号I2 2[n]相加。第二加法器212可将第 一加法器211的输出信号和第一延迟单兀221的输出信号相加，其中，第一延迟单兀221对 第二通道DSM单元250-2的第六加法器216的输出信号进行延迟。第三加法器213可将第 二加法器212的输出信号和第二通道DSM单兀250-2的输出信号Ι2 2 [η]相加。第四加法器 214可将第三加法器213的输出信号和第二通道DSM单元250-2的第三延迟单元223的输 出信号相加。第二延迟单元222可将第四加法器214的输出信号延迟预定时间（例如，一 个时钟周期）。第一量化器231可将第二延迟单元222的输出信号量化成二进制信号，并将 二进制信号输出为输出信号124η]。
[0070] 在第二通道DSM单元250-2中，第二量化器232可将第一通道DSM单元250-1的 第四加法器214的输出信号量化成二进制信号。第五加法器215可将两个并行信号中的第 二并行信号Iljn]和第二量化器232的输出信号相加。第六加法器216可将第五加法器 215的输出信号和第一通道DSM单兀250-1的第二加法器212的输出信号相加。第七加法 器217可将第六加法器216的输出信号和第二量化器232的输出信号相加。第八加法器218 可将第七加法器217的输出信号和第一通道DSM单兀250-1的第四加法器214的输出信号 相加。第三延迟单元223可将第八加法器218的输出信号延迟预定时间（例如，一个时钟 周期）。第三量化器233可将第三延迟单元223的输出信号量化成二进制信号，并将二进制 信号输出为输出信号1?[η]。例如，可使用数字二进制比较器来实现第一量化器231至第 三量化器233中的至少一个，其中，所述数字二进制比较器将输入值与预定值进行比较，并 将比较结果输出为二进制信号。
[0071] 虽然未示出，但是第一 Ν通道并行DSM模块20b的第一加法器211至第八加法器 218、第一延迟单元221至第三延迟单元223、以及第一量化器231至第三量化器233可响 应于第二时钟信号CK2进行操作。第二时钟信号CK2可具有为数字输入信号I [η]的频率 (或采样率）的倍数的频率，并且可具有与第一时钟信号CK1相同的频率或与第一时钟信号 CK1不同的频率。当数字输入信号Ι[η]的频率是FB，L是32，Μ是4并且Ν是4时，第二时 钟信号CK2的频率可以是32FB。
[0072] 图6是根据本发明构思的实施例的在图3中示出的Ν通道并行DSM模块20a的框 图。这里，N是4。参照图6,第一 N通道并行DSM模块20c可包括四个DSM单元（即，第一 通道DSM单元250-1至第四通道DSM单元250-4)，其中，所述四个DSM单元分别地接收四个 并行信号lUn]至Il 4[n]，并对这四个并行信号Iljn]至Il4[n]执行delta-sigma调制。
[0073] 图6中示出的第一通道DSM单元250-1具有与图5中示出的第一通道DSM单元 250-1基本上相同的结构。图6中示出的第二通道DSM单元250-2具有与图5中示出的第 二通道DSM单元250-2基本上相同的结构。第三通道DSM单元250-3和第四通道DSM单元 250-4具有与图5中示出的第二通道DSM单元250-2基本上相同的结构。同样地，第N通 道DSM单元（在图6中未示出）可具有与图5的第二通道DSM单元250-2基本上相同的结 构，因此可添加更多的具有与第二通道DSM单元250-2基本上相同的结构的DSM单元。因 此，除N为2或4的实施例之外，还可存在N是至少为2的正整数的实施例。
[0074] 如以上所描述的，N通道并行DSM模块20和20a至20c具有以下结构：N个通道是 并行的，并因此将操作频率降低至与单通道结构相比的1/N。因此，N通道并行DSM模块20 和20a至20c的操作频率与从第二内插器111输出的N个并行信号中的每个的采样率基本 上相同。
[0075] 例如，当内插的数量是L*M(例如，当L是32并且Μ是4时的128)时，单通道DSM 模块可具有为比基带频率FB更高的L*M倍的操作频率，但是根据本发明构思的实施例的Ν 通道并行DSM模块20和20a至20c具有降至可行水平的操作频率。
[0076] 图7是根据本发明构思的实施例的在图3中示出的N通道并行DSM模块20a的框 图。假设在图7中N为2。参照图7,与图5中示出的N通道并行DSM模块20b类似，N通 道并行DSM模块20x可包括第一 DSM单元260-1和第二DSM单元260-2,其中，第一 DSM单 元260-1和第二DSM单元260-2接收两个并行信号I li [η]和112 [η]，并对这两个并行信号 Ili [η]和 Ι12 [η]执行 delta-sigma 调制。
[0077] 然而，第一 DSM单元260-1和第二DSM单元260-2不彼此耦接，因此不使用彼此的 信号。换句话说，第一 DSM单元260-1和第二DSM单元260-2可彼此独立地进行操作。当 如图7的实施例中所示，N通道并行DSM模块20x按照低操作速度（S卩，与单通道相比的1/ N操作频率）独立地处理不同通道并行信号时，信号量化噪声比（SQNR)与单通道DSM相比 会更低。
[0078] 相反地，在根据本发明构思的实施例的N通道并行DSM模块20和20a至20c中， DSM单元彼此耦接，使得SQNR与单通道DSM相比可几乎不降低。另外，当N通道并行DSM模 块20和20a至20c的输出信号是1比特信号时，可使用单位吉尔伯特单元电路容易地将所 述输出信号转换成RF信号，随后将对此进行描述。
[0079] 图8是图3中示出的RF转换器30a的框图。图9是示出图8中示出的RF转换器 30a的操作的信号时序图。参照图8, RF转换器30a可包括重新并行化模块130a和RF数 模转换器（DAC) 131a。假设在图8和图9中示出的实施例中N是4并且K是64,但是本发 明构思不限于这些实施例。这里，K可以是大于N的正整数。
[0080] 重新并行化模块130a可响应于第三时钟信号CK3进行操作。重新并行化模块130a 可将从第一 N通道并行DSM模块20a输出的四个并行DSM信号I2_ChO至I2_Ch3重新并行 化成K (即，64)个并行DSM信号，并输出第一重新并行化信号I3_ChO至第K重新并行化信 号I3_Ch63,其中，K是大于N的整数。重新并行化模块130a可将N个通道重新并行化成K 个通道，并因此创建更多数量的并行通道。第一重新并行化信号I3_ChO至第K重新并行化 信号I3_Ch63的频率可用公式表示为：FSAK/N)，其中，FS可以是L*FB。
[0081] 为了将N个并行DSM信号I2_ChO至I2_Ch3重新并行化成K个并行DSM信号13_ ChO至I3_Ch63,重新并行化模块130a可将N个并行DSM信号I2_ChO至I2_Ch3中的每 个的十六个信号（例如，Ch0_0 至 Ch0_15、Chl_0 至 Chl_15、Ch2_0 至 Ch2_15、或 Ch3_0 至 Ch3_15)并行化成K(即，64)个重新并行化信号。如图9的部分（a)中所示，N个并行DSM 信号I2_ChO至I2_Ch3中的每个的十六个信号可连续地排列，并可与N个并行DSM信号12_ ChO至I2_Ch3中的每个的十六个时钟周期相应。换句话说，N个并行DSM信号I2_ChO至 I2_Ch3中的每个可生成16个重新并行化信号，由于N是4,因此重新并行化模块130a可生 成图9的部分（b)中所示的64个重新并行化信号I3_ChO至I3_Ch63。K个重新并行化信 号 I3_ChO 至 I3_Ch63 可被输入到 RF DAC131a。
[0082] RF DAC131a可包括延迟模块310和RF转换器模块320。延迟模块310可将第一重 新并行化信号I3_ChO至第K重新并行化信号I3_Ch63进行延迟，使得第一重新并行化信号 I3_ChO至第K重新并行化信号I3_Ch63中的每个可与相邻的一个重新并行化信号具有一个 时钟周期的延迟时间差。例如，第一重新并行化信号I3_ChO可具有"0"延迟时间，S卩，不延 迟。当信号从第一重新并行化信号I3_ChO向第K重新并行化信号I3_Ch63逐个移动时，延 迟时间可在每次移动时被增加一个时钟周期。对于此操作，延迟模块310可包括第一延迟 单元至第K延迟单元。第m延迟单元的延迟时间可与（m-1)个时钟周期相应，其中，"m"是 至少为1且最多为K的正整数。例如，第二重新并行化信号I3_Chl在被延迟一个时钟周期 之后输入到RF转换器模块320,第三重新并行化信号I3_Ch2在被延迟两个时钟周期之后输 入到RF转换器模块320。
[0083] 在图8中，参考标号311可指不将输入信号延迟输入时钟（未不出）的一个周期 的单位延迟元件。当被串联连接的单位延迟元件311的数量逐个增加时，如图9的部分（c) 中所示，第一重新并行化信号I3_ChO至第K重新并行化信号I3_Ch63的延迟时间可依次增 力口。RF转换器模块320可包括将第一延迟单元至第K延迟单元的相应输出信号转换成RF 信号RFS的多个单位吉尔伯特单元电路321-1至321-K。
[0084] 图10是图8中示出的多个单位吉尔伯特单元电路321-1至321-64中的一个的电 路图。多个单位吉尔伯特单元电路321-1至321-64可具有彼此基本上相同的结构。多个单 位吉尔伯特单元电路321-1至321-64之一可包括第一晶体管Τ1至第六晶体管Τ6和电流 源CS。第一晶体管Τ1可具有连接到第一输入节点Ν1的栅极、连接到第一共同源节点NC1 的源极、以及连接到第一输出节点Ν3的漏极。第二晶体管Τ2可具有连接到第二输入节点 Ν2的栅极、连接到第一共同源节点NC1的源极、以及连接到第二输出节点Μ的漏极。第三 晶体管Τ3可具有连接到第二输入节点Ν2的栅极、连接到第二共同源节点NC2的源极、以及 连接到输出节点Ν3的漏极。第四晶体管Τ4可具有连接到第一输入节点Ν1的栅极、连接到 第二共同源节点NC2的源极、以及连接到第二输出节点Μ的漏极。
[0085] 第五晶体管Τ5可连接在第一共同源节点NC1和电流源节点NC3之间，并通过自身 的栅极接收第一振荡信号0S1的正（+)信号。第六晶体管Τ6可连接在第二共同源节点NC2 和电流源节点NC3之间，并通过自身的栅极接收第一振荡信号0S1的负（-)信号。延迟单 元的输出信号I4_ChO至I4_Ch63中的相应的一个输出信号可输入到第一输入节点Ν1和第 二输入节点N2。
[0086] 图11是示出多个单位吉尔伯特单元电路321-1至321-K之间的连接的示图。单位 吉尔伯特单元电路321-1至321-K的第一输出节点N3可共同连接到功率放大器PA70的第 一输入端子NP1。单位吉尔伯特单元电路321-1至321-K的第二输出节点Μ可共同连接到 功率放大器ΡΑ70的第二输入端子ΝΡ2。换句话说，单位吉尔伯特单元电路321-1至321-Κ 的第一输出节点Ν3的信号可被合并，并输入到功率放大器ΡΑ70的第一输入端子ΝΡ1，并且 单位吉尔伯特单元电路321-1至321-Κ的第二输出节点Μ的信号可被合并，并输入到功率 放大器ΡΑ70的第二输入端子ΝΡ2。
[0087] 因此，功率放大器ΡΑ70可对单位吉尔伯特单元电路321-1至321-Κ的输出信号进 行合并和放大。从重新并行化模块130a输出的Κ个重新并行化信号可分别被延迟不同的 延迟时间，并随后在RFDAC131a中合并。此操作类似于移动平均滤波器的操作。除了以上 描述的此滤波操作之外，RFDAC131a还可将延迟后的信号上变频成载波频率以产生RF信号 RFS。
[0088] 由重新并行化模块130a进行的重新并行化可以在功能上类似于在移动平均滤波 器中调整抽头的数量，并因此提高滤波性能。由于DSM的高过采样率（0SR)(例如，128次或 更高）导致带外量化噪声的增加，因此当通过在数字域中使用初级滤波未降低高的0SR时， RF带通滤波器（BPF)会变复杂。
[0089] 根据本发明构思的实施例，带外量化噪声的电平会由于重新并行化（或移动平均 滤波）而被降低。结果，可提高最终信号的接收灵敏度。
[0090] 返回参照图3,第二串并转换器40a、第二N通道并行DSM模块50a和第二RF转换 器60a的结构和操作可分别与第一串并转换器10a、第一 N通道并行DSM模块20a和第一 RF转换器30a的结构和操作基本上相同。第二串并转换器40a、第二N通道并行DSM模块 50a和第二RF转换器60a可接收并处理正交相数字输入信号Q [η]。因此，将省略类似特征 的详细描述。
[0091] 第二RF转换器60a的输出信号RFQ也可输入到功率放大器70。例如，第二RF转 换器60a中的单位吉尔伯特单元电路321-1至321-K的第一输出节点N3可共同连接到功 率放大器ΡΑ的第一输入端子ΝΡ1。单位吉尔伯特单元电路321-1至321-Κ的第二输出节点 Ν4共同连接到功率放大器ΡΑ70的第二输入端子ΝΡ2。除了第二RF转换器60a的单位吉尔 伯特单元电路321-1至321-K可接收第二振荡信号OS2之外，第二RF转换器60a的单位吉 尔伯特单元电路321-1至321-K可与第一 RF转换器30a的单位吉尔伯特单元电路321-1 至321-K基本上相同。
[0092] 因此，各个单位吉尔伯特单元电路321-1至321-K的各个第一输出节点N3的信号 可被合并，并输入到功率放大器PA70的第一输入端子NP1，并且各个单位吉尔伯特单元电 路321-1至321-K的各个第二输出节点Μ的信号可被合并，并输入到功率放大器PA70的 第二输入端子ΝΡ2。因此，功率放大器ΡΑ70可对第一 RF转换器30a的各个单位吉尔伯特单 元电路321-1至321-K的输出信号进行合并和放大，并可对第二RF转换器60a的各个单位 吉尔伯特单元电路321-1至321-K的输出信号进行合并和放大。
[0093] 参照图8至图11，虽然当N和K是4和16时的实施例被描述为示例，但是本发明 构思不限于此。
[0094] 图12是根据本发明构思的实施例的数字无线发送器的示意性框图。图13A至图 13F示出在图12中示出的数字无线发送器中的在各种位置处的信号频谱。假设在图12中 示出的实施例中N是8。
[0095] 图12中示出的数字无线发送器是发送包括同相信号和正交相信号的正交信号的 正交发送器。数字无线发送器可包括第一串并转换器l〇b和第二串并转换器40b、第一 N通 道并行DSM模块20b和第二N通道并行DSM模块50b、第一 RF转换器30b和第二RF转换器 60b、相位转换器75、功率放大器70、带通滤波器80和天线90。
[0096] 由于图12中示出的数字无线发送器的结构和功能类似于图3中示出的数字无线 发送器1A的结构和功能，因此将主要描述它们之前的差异。假设在图12中示出的实施例 中L是16，M是8并且N是8。
[0097] 第一串并转换器10b可包括第一内插器110b和第二内插器111b。第一内插器 110b可对串行数字输入信号I执行L(即，16)次内插，并输出串行信号10。第二内插器 111b可对L次内插信号执行M(S卩，8)次内插，并输出N(S卩，8)个并行信号II。可使用多 相内插器来实现第二内插器111b。
[0098] 分别输入到第一串并转换器10b和第二串并转换器40b的数字输入信号I和Q可 以是64-ary正交振幅调制（64-QAM)正交频分复用（0FDM)信号。例如，如图13A中所示， 数字输入信号I和Q的带宽可以是大约20MHz。然而，数字输入信号I和Q不限于此示例。
[0099] 当输入到第一内插器110b的数字输入信号I的频率是基带频率FB时，第一内插 器ll〇b可按照操作频率FS (即，FS = L*FB)进行操作。由于在此示例中L被假设为16,因 此操作频率FS可以是16*FB。当Μ与N相同时，第二内插器111b也可按照L*FB的操作频 率进行操作。
[0100] 从第一内插器110b输出的信号10可以是数字输入信号I的L(即，16)次内插信 号，并具有如图13B中所示的频域中的频谱，并输入到第二内插器111b。从第二内插器111b 输出的八个并行信号II中的每个可以是数字输入信号I的128次内插信号。并行信号II 可具有如图13C中所示的频域中的频谱。
[0101] 第一 N通道并行DSM模块20b可接收N个并行信号11，并可对这N个并行信号11 执行delta-sigma调制，并且可以以与第一 N通道并行DSM模块20a类似的方式来实现。第 一 N通道并行DSM模块20b的输出信号12可具有如图13D中所示的频域中的频谱。
[0102] 第一 N通道并行DSM模块20b的输出信号12可输入到第一重新并行化模块130b。 第一重新并行化模块130b可将从第一 N通道并行DSM模块20b输出的N个并行DSM信号 12重新并行化成K (例如，64)个并行DSM信号，并输出第一至第K重新并行化信号13,其 中，K是大于N的正整数。
[0103] 在接收并处理正交相数字输入信号Q的路径上的第二串并转换器40b、第二N通道 并行DSM模块50b和第二重新并行化模块160b的结构和操作分别与第一串并转换器10b、 第一 N通道并行DSM模块20b和第一重新并行化模块130b的结构和功能基本上相同。因 此，将省略类似特征的详细描述。
[0104] 第一 RF DAC131b和第二RF DAC161b可分别包括第一延迟模块310b和第二延迟 模块330b，并可分别包括第一 RF转换器模块320b和第二RF转换器模块340b。包括第一 延迟模块310b和第一 RF转换器模块320b的第一 RF DAC131b可处理从第一重新并行化模 块130b输出的同相信号。包括第二延迟模块330b和第二RF转换器模块340b的第二RF DAC161b可处理从第二重新并行化模块160b输出的正交相信号。RF DAC131b和161b的结 构和操作与RF DAC131a的结构和操作基本上相同，因此将省略类似特征的描述。
[0105] 延迟模块310b和330b的输出信号可具有如图13E中所示的频域中的频谱。RF转 换器模块320b和340b的输出信号可具有如图13F中所示的频域中的频谱。
[0106] 图14是包括根据本发明构思的实施例的数字无线发送器的无线通信系统400的 框图。参照图14,可使用蜂窝电话、智能电话、平板个人计算机（PC)、个人数字助理（PDA)、 无线电通信系统等来实现无线通信系统400。
[0107] 无线通信系统400可包括处理器410、显示器420、无线电收发器430、输入装置 440和存储器450。
[0108] 无线电收发器430通过天线90发送或接收无线电信号。无线电收发器430可包 括接收并处理通过天线90输入的无线电信号的接收器（未示出）、和产生将通过天线90发 送的无线电信号的发送器（未示出）。
[0109] 无线电收发器430的发送器可以是根据本发明构思的实施例的数字无线发送器1 或1A。
[0110] 处理器410可处理从无线电收发器430输出的信号，并将处理后的信号发送到存 储器450或显示器420。无线电收发器430还可将从处理器410输出的信号转换成无线电 信号，并通过天线90将无线电信号输出到外部装置。
[0111] 输入装置440可实现用于控制处理器410的操作的控制信号或将被处理器410 处理的数据，并因此，所述控制信号和数据可被输入到无线通信系统400。可使用指向装置 (诸如触摸板或计算机鼠标）、键区、键盘等来实现输入装置440。
[0112] 处理器410可控制显示器420的操作以显示从存储器450输出的数据、从无线电 收发器430输出的数据或从输入装置440输出的数据。根据实施例，包括CPU的片上系统 (S0C)可替换处理器410。S0C还可包括控制显示器420的显示控制器（未示出）和控制存 储器450的存储控制器（未示出）。
[0113] 如上所述，根据本发明构思的实施例的数字无线发送器的操作频率可降低，从而 促进宽带发送器的实现。另外，DSM可将并行多比特信号转换成并行单比特信号，从而促进 RF转换器的实现。另外，由于DSM而出现的量化噪声可在数字域中被滤除，从而降低RF滤 波器的设计复杂度。
[0114] 虽然已参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是本领 域的普通技术人员将理解，在不脱离由权利要求限定的本发明构思的精神和范围的情况 下，可在所述示例性实施例中做出形式和细节上的各种改变。
【权利要求】
1. 一种数字无线发送器，包括： 串并转换器，被配置为对串行数字输入信号进行内插，并输出N个并行信号，其中，N是 大于1的正整数； delta-sigma调制器（DSM)，被配置为并行地对所述N个并行信号执行delta-sigma调 制，并并行地输出N个delta-sigma调制信号； 射频（RF)转换器，被配置为将所述N个delta-sigma调制信号排列成K个并行信号， 将所述K个并行信号延迟不同的延迟时间，并将延迟后的信号转换成RF信号，其中，K是大 于N的正整数。
2. 如权利要求1所述的数字无线发送器，其中，串并转换器包括： 第一内插器，被配置为对串行数字输入信号执行L次内插，其中，L是正整数； 第二内插器，被配置为对L次内插信号执行Μ次内插，并输出所述N个并行信号，其中， Μ是正整数。
3. 如权利要求1所述的数字无线发送器，其中，DSM包括第一通道DSM单元至第Ν通道 DSM单元，其中，第一通道DSM单元至第Ν通道DSM单元中的每个被配置为对所述Ν个并行 信号中的相应的一个执行至少一次加法、至少一次延迟和至少一次二进制量化，并输出所 述Ν个delta-sigma调制信号， 其中，第一通道DSM单元至第N通道DSM单元中的每个耦接到其他通道DSM单元中的 至少一个，并将由其他通道DSM单元中的所述至少一个产生的信号用作在所述至少一次加 法中的输入。
4. 如权利要求3所述的数字无线发送器，其中，第一通道DSM单元至第N通道DSM单元 中的每个输出单比特信号流。
5. 如权利要求3所述的数字无线发送器，其中，第一通道DSM单元至第N通道DSM单元 中的每个是二阶低通DSM单元或更高阶低通DSM单元。
6. 如权利要求5所述的数字无线发送器，其中，第一通道DSM单元至第N通道DSM单元 中的第一通道DSM单元包括： 第一加法器，被配置为将所述N个并行信号中的第一并行信号和第N通道DSM单元的 输出信号相加； 第二加法器，被配置为将第一加法器的输出信号和通过对第N通道DSM单元的第二加 法器的输出信号进行延迟所获得的信号相加； 第三加法器，被配置为将第二加法器的输出信号和第N通道DSM单元的输出信号相 加； 第四加法器，被配置为将第三加法器的输出信号和通过对第N通道DSM单元的第四加 法器的输出信号进行延迟所获得的信号相加； 延迟单元，被配置为对第一通道DSM单元的第四加法器的输出信号进行延迟； 量化器，被配置为对延迟单元的输出信号进行量化。
7. 如权利要求6所述的数字无线发送器，其中，第一通道DSM单元至第N通道DSM单元 中的第二通道DSM单元包括： 第一加法器，被配置为将第二并行信号和通过对第一通道DSM单元的第四加法器的输 出信号进行量化所获得的信号相加； 第二加法器，被配置为将第二通道DSM单元的第一加法器的输出信号和第一通道DSM 单元的第二加法器的输出信号相加； 第三加法器，被配置为将第二通道DSM单元的第二加法器的输出信号和通过对第一通 道DSM单元的第四加法器的输出信号进行量化所获得的信号相加； 第四加法器，被配置为将第二通道DSM单元的第三加法器的输出信号和第一通道DSM 单元的第四加法器的输出信号相加； 延迟单元，被配置为对第二通道DSM单元的第四加法器的输出信号进行延迟； 量化器，被配置为对第二通道DSM单元的延迟单元的输出信号进行量化。
8. 如权利要求5所述的数字无线发送器，其中，RF转换器包括： 重新并行化模块，被配置为将所述N个delta-sigma调制信号重新并行化成所述K个 并行信号； 延迟模块，被配置为对所述K个并行信号进行延迟； RF转换器模块，被配置为将从延迟模块输出的延迟后的信号转换成RF信号。
9. 如权利要求8所述的数字无线发送器，其中，延迟模块包括第一延迟元件至第K延迟 元件，并且第一延迟元件至第K延迟元件中的第m延迟元件被配置为将所述K个并行信号 中的第m并行信号延迟（m-1)个时钟周期，其中，"m"是至少为1且最多为K的正整数， 其中，RF转换器模块包括多个单位吉尔伯特单元电路，并且所述多个单位吉尔伯特单 元电路中的每个将第一延迟元件至第K延迟元件中的相应的一个的输出信号转换成RF信 号。
10. 如权利要求9所述的数字无线发送器，其中，所述多个单位吉尔伯特单元电路中的 每个包括： 第一晶体管，具有连接到第一输入节点的栅极、连接到第一共同源节点的源极和连接 到第一输出节点的漏极； 第二晶体管，具有连接到第二输入节点的栅极、连接到第一共同源节点的源极和连接 到第二输出节点的漏极； 第三晶体管，具有连接到第二输入节点的栅极、连接到第二共同源节点的源极和连接 到第一输出节点的漏极； 第四晶体管，具有连接到第一输入节点的栅极、连接到第二共同源节点的源极和连接 到第二输出节点的漏极； 第五晶体管，连接在第一共同源节点和电流源之间，并被配置为接收第一振荡信号的 正信号； 第六晶体管，连接在第二共同源节点和电流源之间，并被配置为接收第一振荡信号的 负信号， 其中，到第一输入节点和第二输入节点的输入信号是第一延迟元件至第K延迟元件中 的相应的一个的输出信号。
11. 如权利要求10所述的数字无线发送器，其中，各个单位吉尔伯特单元电路的第一 输出节点共同连接到功率放大器的第一输入端子，各个单位吉尔伯特单元电路的第二输出 节点共同连接到功率放大器的第二输入端子。
12. -种数字无线发送器，包括： 第一串并转换器，被配置为对串行同相数字输入信号进行内插，并输出N个同相并行 信号，其中，N是大于1的正整数； 第二串并转换器，被配置为对串行正交相数字输入信号进行内插，并输出N个正交相 并行信号； 第一 delta-sigma调制器（DSM)，被配置为并行地对所述N个同相并行信号执行 delta-sigma调制，并并行地输出N个同相DSM信号； 第二DSM，被配置为并行地对所述N个正交相并行信号执行delta-sigma调制，并并行 地输出N个正交相DSM信号； 第一数字射频（RF)转换器，被配置为使用第一振荡信号将从第一 DSM输出的所述N个 同相DSM信号转换成同相RF信号； 第二数字RF转换器，被配置为使用第二振荡信号将从第二DSM输出的所述N个正交相 DSM信号转换成正交相RF信号， 其中，第一振荡信号和第二振荡信号彼此具有90度相位差。
13. 如权利要求12所述的数字无线发送器，其中，第一数字RF转换器被配置为将所述 N个同相DSM信号排列成K个同相并行信号，将所述K个同相并行信号延迟不同的延迟时 间，并使用第一振荡信号将延迟后的信号转换成同相RF信号，其中，K是大于N的正整数， 其中，第二数字RF转换器被配置为将所述N个正交相DSM信号排列成K个正交相并行 信号，将所述K个正交相并行信号延迟不同的延迟时间，并使用第二振荡信号将延迟后的 信号转换成正交相RF信号。
14. 如权利要求12所述的数字无线发送器，其中，第一数字RF转换器和第二数字RF转 换器的输出信号通过功率放大器和滤波器被处理，并随后通过天线被发送。
15. 如权利要求12所述的数字无线发送器，其中，第一串并转换器包括被配置为对串 行同相数字输入信号进行内插的内插器，第二串并转换器包括被配置为对串行正交相数字 输入信号进行内插的内插器。
16. 如权利要求12所述的数字无线发送器，其中，第一 DSM和第二DSM中的每个包括第 一通道DSM单元至第N通道DSM单元， 其中，在第一 DSM中的第一通道DSM单元至第N通道DSM单元中的每个被配置为对所 述N个同相并行信号中的相应的一个执行至少一次加法、至少一次延迟和至少一次二进制 量化， 其中，在第一 DSM中的第一通道DSM单元至第N通道DSM单元中的每个在第一 DSM中 将由其他通道DSM单元中的至少一个产生的信号用作在对所述N个同相并行信号进行的所 述至少一次加法中的输入， 其中,在第二DSM中的第一通道DSM单元至第N通道DSM单元中的每个被配置为对所 述N个正交相并行信号中的相应的一个执行至少一次加法、至少一次延迟和至少一次二进 制量化， 其中，在第二DSM中的第一通道DSM单元至第N通道DSM单元中的每个在第二DSM中 将由其他通道DSM单元中的至少一个产生的信号用作在对所述N个正交相并行信号进行的 所述至少一次加法中的输入。
17. 如权利要求16所述的数字无线发送器，其中，第一 DSM和第二DSM的第一通道DSM 单元至第N通道DSM单元中的每个输出单比特信号流。
18. -种无线发送器，包括： 串并转换器，被配置为将串行输入信号至少转换成第一并行信号和第二并行信号； delta-sigma调制器（DSM)，被配置为至少对第一并行信号和第二并行信号执行 delta-sigma 调制， 其中，DSM包括第一通道DSM单元和第二通道DSM单元， 其中，第一通道DSM单元被配置为对第一并行信号执行至少一次加法，并将由第二通 道DSM单元产生的信号用作在所述至少一次加法中的输入。
19. 如权利要求18所述的无线发送器，其中，第二通道DSM单元被配置为对第二并行信 号执行至少一次加法，并将由第一通道DSM单元产生的信号用作在所述至少一次加法中的 输入。
20. 如权利要求18所述的无线发送器，其中，第一通道DSM单元和第二通道DSM单元中 的每个输出单比特信号流。
【文档编号】H04B1/04GK104113349SQ201410163200
【公开日】2014年10月22日 申请日期:2014年4月22日 优先权日:2013年4月22日
【发明者】徐相镐 申请人:三星电子株式会社