专利名称：组件化时钟精确的多核体系模拟器的实现方法
技术领域：
本发明涉及多核体系结构模拟器，特别是涉及一种组件化时钟精确的多核体 系模拟器的实现方法。
背景技术：
而且随着处理器主频的提高，处理器的功率消耗升高的更快。例如一个主频
在2GHz以上的处理器，其功率消耗已经达到了近100W，这已经是风冷散热技 术的极限。如果继续增加处理器的主频，处理器很可能由于散热过大而无法运 行。 一方面是对处理器性能提升的迫切需求， 一方面是目前的提升处理器性能 方式遇到瓶颈。面对这种尴尬的境地，各大处理器厂商都开始积极的寻找新的 提升处理器性能的方法。
在这样的背景下，多核处理器技术应运而生。多核处理器的基本思想就是通 过多个低主频的处理器替代一个高主频的处理器。
从物理结构上讲，多核处理器技术就是在同一块硅片上集成多个处理器核 心，在实际运行中他们协同工作，以达到性能倍增的目的。已经发布的多核处 理器很多，比如IBM公司的Power4芯片，它首先使用了两个独立的处理核心， 高端的Sun Microsystems也使用了多核心的处理芯片。Intel继Itanium 2之后， 公布了代号为Tanglewood的下一代Itanium发展计划，这款全新的Itanium芯片 最高将包含16颗独立的处理器，加上超线程技术，这款处理器能够处理高达32 个线程。
随着处理器性能的提高，处理器的结构也更加复杂，使得设计者在设计一款 高性能处理器时需要进行仔细地权衡，不可能再仅仅凭借经验、直觉。模拟器 可帮助设计者评估各种设计方案，迅速的选定合理的方案。因此在现代处理器 结构设计过程中，模拟器的地位显得越来越。
时钟精确模拟是一个性能模拟器的主要特征。只有能够对系统的行为进行精 细的模拟才能反应出系统设计中各种各样的问题，从而为设计的改善提供有价 值的依据。
在模拟器上进行硬件设计和研究省去了要把硬件设计通过硬件实现后才能 进行测试的麻烦和成本。传统的硬件设计和解决方案设计的一个设计周期流程 是首先进行结构设计，通过FPGA实现，再进行各项性能的测试，最后再针对测试中发现的问题，进行设计改良。其中对硬件的测试环节要花费大量的时间 和精力。对于硬件的每一点改动都要重新对其进行实现才能对它的性能进行继 续的测试。这是很繁琐，很耗费时间的事情。如果用软件来实现对硬件设计的 测试就会节约很多时间和精力。
相对于硬件，软件更加灵活，每次修改只要重新编译就能继续进行测试，使 得测试更加便捷。如此可以先用模拟器对已有的硬件体系进行测试和修改，得 到一个相对满意的设计方案时，再用硬件实现，进行测试，这样就能大大縮减 体系结构的设计周期。
与通过硬件描述语言来实现硬件设计再利用逻辑综合软件进行综合分析相 比，用模拟器来实现硬件的设计不仅能描述每个时钟周期硬件输入输出的波形 情况，还可以对硬件的运行情况，如处理器的吞吐量、缓存的使用情况、总线
的空闲情况等信息进行统计；同时设计者还可以根据自己的需求来添加对硬件 运行情况的统计信息，从而使硬件设计的测试具有更大的灵活性和可扩展性。
发明内容
本发明的目的在于提供一种组件化时钟精确的多核体系模拟器的实现方法。
本发明解决其技术问题采用的技术方案如下
1) 体系结构组件化
根据功能对多核体系结构进行划分，划分后由五个部分组成主处理器核、 多个辅助处理器核、处理器总线、内存控制器和内存；
2) 组件接口设计
设计组件之间的接口，组件接口主要有主设备和处理器总线的接口，从 设备和处理器总线的接口，仲裁器和处理器总线的接口；
主设备和处理器总线的接口位于主设备和处理器总线的连接处，它的功能 在于连接主设备和处理器总线，实现主设备和处理器总线之间的数据传输；
从设备和处理器总线的接口位于从设备和处理器总线的连接处，它的功能 在于连接从设备和处理器总线，实现从设备和处理器总线之间的数据传输；
仲裁器和处理器总线的接口位于处理器总线和总线仲裁器的连接处，它的 功能在于连接仲裁器和处理器总线，使得总裁器可以接受总线上传输的请求， 并把仲裁结果返回给总线；
3) 时钟精确的模拟包括 第一步，模拟实际硬件的微结构；第二步，模拟系统内的不同频率； 第三步，实现系统内部的协议。 本发明与背景技术相比，具有的有益的效果是
本发明是一种组件化时钟精确的多核体系模拟器的实现方法，其主要功能 是以多核处理器为模拟目标，以组件化为出发点，将多核体系结构的组成部件 封装为组件，保证以组件为单位的组装配置，有较好的灵活性。不仅能模拟核 内流水线的动作，还能模拟多个处理器核之间的动作。本方法实现了时钟精确 多核体系模拟器，有利于多核处理器体系结构设计、多核软件性能评估以及软 硬协同设计，可以加速硬件设计的验证过程从而缩短了整个硬件设计的周期。
(1) 高效性。本方法实现了组件化时钟精确的多核体系模拟器，能模拟核内 流水线的动作，还能模拟多个处理器核之间的动作。
(2) 灵活性。以组件化为出发点，将多核体系结构的组成部件封装为组件， 保证以组件为单位的组装配置，有较好的灵活性。
图1是本发明的实施过程示意图。
图2是本发明的组件化多核体系结构示意图。
图3是本发明的组件接口设计示意图。
具体实施例方式
本发明是一种组件化时钟精确的多核体系模拟器的实现方法，下面结合图1 说明其具体实施过程。 l)体系结构组件化-
整个模拟器的设计，以组件化的方式进行。"组件化"的含义是整个系统的每 一个部分都是一个独立的模块，对某个模块的修改和替换并不影响其它模块的 使用。"组件化"模型也可以被称为"通用体系"模型。
计算部件和通信部件都可以根据特殊应用的需求进行定制。对于计算部件， 可能改变他们的数量或种类；对于通信部件，可能选择特定的通信模式。这样 就形成了一个"体系模版"，只需要配置这个模版中的不同组件就能够产生新的面 向应用的体系结构。由此可见"组件化"要求有一套完整的接口规范，并且能够根 据功能把模块进行合理的划分。
多核体系结构模拟器，是一个支持多核的体系结构模拟器。因此，这个模 拟器在结构上除了要包含普通PC体系结构的必要组成部分外，还要有支持多核 体系结构的功能。为了便于研究和实现，去掉一般体系结构中的非必要组件，使得设计的模拟器结构技能反映硬件的真实情况，又能够简洁明快，易于重组。 如图2所示，组件化多核体系结构由五部分组成，包括主处理器核(简 称主核)、辅助处理器核(简称辅核)、处理器总线、内存控制器和内存。其中 主处理器核、辅助处理器核和处理器总线的内部还可以有更细致的结构。其中， 辅核的个数可以根据应用环境的不同进行配置，可以是一个，也可以配置成多 个(不超过16个)。
2) 组件接口设计
设计组件之间的接口。如图3所示，组件接口主要有主设备和处理器总 线的接口，从设备和处理器总线的接口，仲裁器和处理器总线的接口。
主设备和处理器总线的接口位于主设备和处理器总线的连接处，它的功能 在于连接主设备和处理器总线，实现主设备和处理器总线之间的数据传输。其 中主设备指的是总线传输的请求者。处理器核就是一个典型的主设备。
从设备和处理器总线的接口位于从设备和处理器总线的连接处，它的功能 在于连接从设备和处理器总线，实现从设备和处理器总线之间的数据传输。其 中从设备指的是总线传输的接收者。内存控制器就是一个典型的从设备。
仲裁器和处理器总线的接口位于处理器总线和总线仲裁器的连接处，它的 功能在于连接仲裁器和处理器总线，使得总裁器可以接受总线上传输的请求， 并把仲裁结果返回给总线。
3) 时钟精确的模拟
要使得模拟器的行为要符合硬件的运行情况，首先要模拟实际硬件的微结 构。比如要模拟一个处理器，还要同时实现解码器、寄存器、运算器等内部器 件。
其次要模拟系统内的不同频率。比如， 一次内存读取的时间是几百个时钟 周期，这不但是因为读取的数据需要从内存传输到处理器，而且是因为内存和 处理器运行在不同的时钟频率上， 一个内存的时钟周期可能是一个处理器的时 钟周期的几十倍。
第三是要实现系统内部的协议，比如数据从总线上的主设备传输到从设备 首先要进行申请，在被仲裁，得到传输权限后，才能进行数据的传输。这个过 程是由总线的协议所规定的，因此为了符合数据传输的实际情况，也要对其进 行实现。
为了提高模拟器的效率，模拟器只能保证整个系统在时钟的触发沿的状态 与硬件的行为是相一致的，有时甚至只能保证与硬件实际行为相比，整个系统的状态要推迟一个时钟周期，而不能保证系统的状态在每一个时间点都与硬件 相一致。这主要是因为实际硬件行为是一个非线性的结构，而模拟器需要一个 线性的顺序来运行。比如， 一个门电路有两个输入和一个输出，在实际硬件的 情况中，任何一个输入的改变都会改变输出。如果要真实的模拟硬件的行为， 就需要对两个输入的器件和这个门电路分别用一个线程表示，门电路的线程要 随时监控两个输入的变化，并根据输入的变化改变输出。这样就会浪费很多时 间在监测输入的变化上。而实际上，对于一个有时钟控制的系统，输出的结果 只和时钟的活动边沿时的输出有关。因此只需要在时钟的活动边沿时根据输入 值改变输出结果就能够保证输出的正确性。
实际的硬件系统，是一个带有反馈的非线性的结构，而计算机程序的流程 是一个线性的结构，这样就要在本来非线性的结构上找出一个方法把它线性化。 这个线性化的方法的主要依据是物理器件间逻辑上的先后顺序。比如在一个流
水线结构的处理器中，执行一条指令需要先取指令；再经行译码，确定指令的 功能；再根据指令的要求进行计算；然后是访问内存的操作，最后是把计算结 果写回到寄存器中。整个过程涉及的器件只是简单的连接，并没有先后的顺序， 而在逻辑上却有一个先后的次序。因此在模拟时就可以依照这个次序，先运行 取指令设计的相关器件，再运行译码的相关器件，以此类推。
权利要求
1.一种组件化时钟精确的多核体系模拟器的实现方法，其特征在于1)体系结构组件化根据功能对多核体系结构进行划分，划分后由五个部分组成主处理器核、多个辅助处理器核、处理器总线、内存控制器和内存；2)组件接口设计设计组件之间的接口，组件接口主要有主设备和处理器总线的接口，从设备和处理器总线的接口，仲裁器和处理器总线的接口；主设备和处理器总线的接口位于主设备和处理器总线的连接处，它的功能在于连接主设备和处理器总线，实现主设备和处理器总线之间的数据传输；从设备和处理器总线的接口位于从设备和处理器总线的连接处，它的功能在于连接从设备和处理器总线，实现从设备和处理器总线之间的数据传输；仲裁器和处理器总线的接口位于处理器总线和总线仲裁器的连接处，它的功能在于连接仲裁器和处理器总线，使得总裁器可以接受总线上传输的请求，并把仲裁结果返回给总线；3)时钟精确的模拟包括第一步，模拟实际硬件的微结构；第二步，模拟系统内的不同频率；第三步，实现系统内部的协议。
全文摘要
本发明公开了一种组件化时钟精确的多核体系模拟器的实现方法。本发明的方法以多核处理器为模拟目标，以组件化为出发点，将多核体系结构的组成部件封装为组件，保证以组件为单位的组装配置，有较好的灵活性。不仅能模拟核内流水线的动作，还能模拟多个处理器核之间的动作。本发明实现了组件化时钟精确的多核体系模拟器，能模拟核内流水线的动作，还能模拟多个处理器核之间的动作；以组件化为出发点，将多核体系结构的组成部件封装为组件，保证以组件为单位的组装配置，有较好的灵活性。
文档编号G06F9/455GK101290582SQ20081006216
公开日2008年10月22日 申请日期2008年6月3日 优先权日2008年6月3日
发明者严力科, 冯德贵, 施青松, 章铁飞, 威 胡, 斌 谢, 度 陈, 陈天洲, 项凌祥, 黄江伟 申请人:浙江大学