专利名称：处理器系统和异常处理方法
技术领域：
本发明涉及微处理器及其附带的协同处理器，尤其涉及在协同处 理器发生了错误时的微处理器和协同处理器的错误处理。
背景技术：
近年来，在各种电子设备中安装有微处理器。这些微处理器不仅 被要求在通常情况下正常工作，还要求在检测出错误和发生错误时 进行妥当的工作。
微处理器中错误发生时的处理取决于其微处理器，但一般来说， 使错误处理发生时的状态临时存储到内部的特殊寄存器而执行错误 处理，在执行错误处理后，从特殊寄存器读出错误发生时的状态而 继续进行处理。
例如，日本特开2004-362368号公报(专利文献1 )所示的微处 理器，将在错误发生时表示正在执行和接着要进行指令的指令地址 的程序计数值存储到特定的存储寄存器中，转移到中断处理，执行 中断处理后，从上述存储寄存器将停止了的正在执行的指令和接着 要执行的指令的地址写入到程序计数器，使处理恢复。
作为微处理器中的错误检测，有根据四则运算产生的运算的数据 错误检测。在发生了上述相加结果超出微处理器内部的运算器的位 宽度的溢出的情况、或在除法运算中将O设定为除数等情况，执行 与其微处理器相对应的错误处理。例如，在日本特开平6-259117号 公报(专利文献2)中，记载了在由两个处理器构成的系统中，由第 二处理器执行四则运算，在其结果产生了上述那样的错误时，对第 一处理器通知错误发生。日本特开2004-362368号公报[专利文献2]日本特开平6-259117号公报
发明内容
在现有的微处理器中，在发生了错误的情况下，在存储寄存器那 样的特殊寄存器中存储错误发生时的指令地址等。像这样将错误发
生的状态保持在特殊寄存器中的方式，需要存储寄存器和用于恢复 到错误发生地址的控制电路，这就出现了微处理器整体的硬件规模 增加的问题、以及错误发生时的处理要花费时间的问题。
另外，在现有的微处理器中，运算结果的错误检查只能够在溢出 或除数为0的除法运算等已被限定了的条件下执行。因此，为了判 断运算结果是否落在不超出运算器的位数的值的范围内、且处于由 要执行的处理内容规定的某个值的范围内，需要利用程序进行检查。
即，关于运算结果，需要执行规定的值的范围的最大值和最小值 的比较运算。这在整个处理中要确认作为结果的值的范围的运算较 多的情况下，将导致错误检测所需的循环数的增加，出现了致使得 到无错误的正常值作为运算结果时的性能下降的问题。
本发明的目的在于，解决上述问题，提供硬件规模小、错误处理 负荷小的附带协同处理器的微处理器系统。
本发明的上述以及其他目的和新的特征将通过说明书的记述和 附图得以明确。
简单说明本申请所公开的发明中具有代表性的发明的概要如下。 为了解决上述课题，本发明的附带协同处理器的处理器系统，包 括地址存储单元，存储转移地址；程序计数器控制部，使处理器 的处理转移到由上述地址存储单元所存储的地址值；以及中断控制 单元，根据来自上述协同处理器的指示控制上述程序计数器控制部， 其中，根据上述协同处理器的处理结果转移处理器的处理。
另外，上述协同处理器包括错误检测部，判断由上述协同处理器 执行的处理结果有无错误，上述处理器预先通过寄存器转送指令将 错误时的转移地址存储到上述地址存储单元。另外，上述协同处理器包括可变长度码处理部，进行可变长度 码的解码处理；换码检测部，判断解码后的模式是否为换码模式， 上述处理器预先通过寄存器转送指令将换码处理的转移地址存储到 上述地址存储单元。
简单说明本申请所公开的发明中有代表性的发明所获得的效果 如下。
根据本发明，能够谋求带有协同处理器的微处理器系统性能的提高。
图1是表示本发明的一个实施方式的处理器系统的整体结构的框图。
图2是表示由本发明的 一个实施方式的处理器系统的协同处理 器执行的可变长度码的解码处理的流程图。
图3是表示本发明的一个实施方式的处理器系统的错误发生时 的处理的流程图。
图4是表示本发明的 一个实施方式的处理器系统的换码(escape ) 处理的流程图。
具体实施例方式
以下，参照附图详细说明本发明的实施方式。在用于说明实施方 式的所有附图中，对相同的部件原则上标记同一标号，其重复说明 从略。
利用图1说明本发明的一个实施方式的处理器系统的整体结构。 图1是表示本发明的一个实施方式的处理器系统的整体结构的框图， 示出由用于以MPEG-2等为代表的、活动图像编解码器中的可变长 度码的解码处理的微处理器IO和协同处理器100构成的系统。
在图1中，处理器系统包括微处理器10、与微处理器IO连接的 指令存储器150、以及协同处理器100。微处理器10包括程序计数器控制部20、程序计数器21、指令解 码器30、运算部40、通用寄存器50、中断控制部60、错误地址寄 存器61、换码地址寄存器62、错误电平寄存器63、以及错误代码寄 存器64。
协同处理器100包括可变长度码处理部110、错误检测部120、 以及换码检测部130。
在图l所示的系统中，在微处理器10中分析语法，在协同处理 器100中执行代码表的查表等可变长度码处理。
微处理器IO根据内置于程序计数器控制部20的程序计数器21 的值，从指令存储器150顺次读出指令，该读出的指令由指令解码 器30进行解码。
如果解码后的指令是由微处理器IO执行的指令，则由运算部40 执行指令，并将结果写回通用寄存器50。如果解码后的指令是由协 同处理器IOO执行的码处理指令，则指令解码结果被输出至协同处 理器100的可变长度码处理部110。
接着，根据图2说明由本发明的一个实施方式的处理器系统的协 同处理器执行的可变长度码的解码处理。图2是表示由本发明的一 个实施方式的处理器系统的协同处理器执行的可变长度码的解码处 理的流程图。
首先，解码处理开始(步骤200)、在可变长度码处理部110中， 执行数据的解码处理(步骤210)。进行解码处理时和解码处理后， 在错误检测部120中，确认有无错误发生(步骤220 ),在没有错误 发生时，进一步在换码检测部130中，确认有无后述的换码发生(步 骤230)。在没有换码发生的情况下，输出到微处理器10的解码结 果被写入到通用寄存器50(步骤240),解码处理结束(步骤270)。
在上述步骤220中检测出错误发生的情况下，转移到错误处理 (步骤260),在上述步骤230中检测出换码发生的情况下，转移至 换码处理(步骤250)。
接着，详细说明协同处理器100的错误检测部120中的错误检测方法和图2的流程图的步骤260中的错误处理。
在此，微处理器IO预先通过寄存器转送指令将错误中断发生时 的转移目标地址设定在错误地址寄存器61中。并且，微处理器10 预先通过寄存器转送指令将错误电平值设定在用于确定错误发生时 的中断控制部60的动作的错误电平寄存器63中。在错误电平寄存 器63中，设定"错误"或"警告"作为错误电平。
在错误检测部120中，将预先设定的解码结果的范围、即结果的 最大值和最小值与可变长度码处理部110的解码结果进行比较。该 最大值和最小值由微处理器IO作为可变长度码指令之一而进行设 定。
错误检测部120，在解码结果超过上述最大值的情况下和低于上 述最小值的情况下，检测出错误。并且，在可变长度码处理部110 中，在不能将作为解码对象的可变长度码从该可变长度码进行解码 的情况下，也检测出错误。
接着，由图3说明本发明的一个实施方式的处理器系统的错误发 生时的处理。图3是表示本发明的一个实施方式的处理器系统的错 误发生时的处理的流程图。
首先，在由错误检测部120检测出错误的情况下(步骤300 )， 错误检测部120向中断控制部60输出错误信号(步骤310)。中断 控制部60将所规定的错误代码写入错误代码寄存器64(步骤320)。
接着，确认错误电平寄存器63的设定值是错误还是警告(步骤 330 )，如果是警告则在此结束错误处理(步骤350)。如果是错误， 则将错误地址寄存器61的值和控制信号输出到程序计数器控制部 20，将程序计数器21的值改写为上述错误地址寄存器61的值(步 骤340 )，结束错误处理(步骤350 )，实现基于错误中断的转移处 理。
在此，在由错误检测部120检测出错误并发生了转移的情况下， 也不用预先设置特定的寄存器而存储错误发生时程序计数器21的值。在图像编解码器中的可变长度码的解码处理等处理中，在作为可 变长度码的串的图像流中发生了 一次错误时，例如不能正常地将流 解码到其帧的终端为止，发生了一次错误的情况下，不能正常处理 紧随其后的流。接着能重新开始正常的解码处理的一定是下一帧的 起始位置。
错误处理结束后，如果返回正常动作时的返回目标是恒定的，则 在错误处理顺序的最后通过通常的指令执行向帧起始位置的处理的 转移即可。通过如上所述的处理，在错误发生时也不必存储返回地 址，能执行错误处理和向正常动作的恢复。
接着说明换码处理。在图像编解码器中，将对图像进行频率转换
后的系数值转换成可变长度码进行传送。在MPEG-2和MPEG-4等 的编码器中，在对该系数值进行编码的情况下，有时会发生被称为 换码处理的特殊处理。
在系数值的解码中，参照按解码器规格确定的可变长度码表进行 值的解码。这时，在流中出现了被称为换码的某个特定的位模式的 情况下，必须改变解码方法来将系数值解码。在MPEG-2的情况下， 换码位模式为"000001",将后续的6位解码为run (系数值0连续 的数量)，将12位解码为level (系数值)。
每次将系数值解码，必须执行如下处理，即，检查解码后的模式 是否为换码，如果不是换码则执行下一系数解码处理，如果是换码 则转移到换码处理进行处理，并在换码处理后转移到下 一 系数解码。
在仅由程序进行了系数的解码处理的情况下，需要在每次系数值 的解码时按指令执行解码结果的换码模式的检查，导致处理性能下 降。在解码结果不是换码模式的情况下，必须执行该检查，将会增 加多余的处理。在此，与上述错误处理同样地执行换码处理。
接着，由图4说明本发明的一个实施方式的处理器系统的上述步 骤250的换码处理。图4是表示本发明的一个实施方式的处理器系 统的上述步骤250的换码处理的流程图。
首先，微处理器IO预先通过寄存器转送指令将换码中断发生时的转移目标地址设定在换码地址寄存器62中。
换码发生时(步骤400)，从换码检测部130对中断控制部60 输出换码检测信号(步骤410)。当输入换码检测信号后，从中断控 制部60将在换码地址寄存器62中所设定的地址和控制信号输出到 程序计数控制部20,程序计数器21的值被改写为上述换码地址寄存 器62的值(步骤420),换码处理结束(步骤430),实现基于换 码中断的转移处理。
在此，所谓换码处理，表示被转换为固定长度代码的run和level 的解码处理。换码处理结束后，微处理器IO执行转移指令，转移到 执行上述系数解码指令的指令地址。通过执行这样的处理，能够在
会使性能降低。
在上述实施方式中，列举了图像编解码器的可变长度码处理。但
在错误处理执行后，在错误发生时不必继续进行正在执行的指令的
处理中也能应用本实施方式。
以上，基于实施方式具体说明了本发明人的发明，不言而喻，本
发明并不限于上述实施方式，在不脱离其主旨的范围内可进行各种变更。
权利要求
1. 一种附带协同处理器的处理器系统，其特征在于包括地址存储单元，存储转移地址；程序计数器控制部，使处理器的处理转移到存储在上述地址存储单元中的地址值；以及中断控制单元，根据来自上述协同处理器的指示来控制上述程序计数器控制部，根据上述协同处理器的处理结果来转移处理器的处理。
2. 根据权利要求1所述的处理器系统，其特征在于上述协同处理器包括错误检测部，判断由上述协同处理器执行的 处理结果有无错误，上述处理器预先通过寄存器转送指令将有错误时的转移地址存 储到上述地址存储单元中。
3. 根据权利要求2所述的处理器系统，其特征在于 上述处理器包括错误电平存储单元，其用于决定上述协同处理器的错误发生时的上述中断控制单元的工作，上述处理器预先通过寄存器转送指令将两个错误电平中的任意 一个值存储到上述错误电平存储单元中，上述中断控制单元，当上述协同处理器的错误发生时，在上述错 误电平存储单元存储了第 一 错误电平值的情况下，将处理器的处理 转移到上述地址存储单元所存储的转移地址，在上述错误电平存储 单元存储了第二错误电平值的情况下，不进行转移。
4. 根据权利要求2所述的处理器系统，其特征在于 上述协同处理器包括可变长度码处理部，进行可变长度码的解码处理；和 错误检测部，根据上述可变长度码处理部的解码结果的范围确认 有无错误发生。
5. 根据权利要求4所述的处理器系统，其特征在于 上述处理器通过可变长度码处理指令来将上述解码结果的范围的最大值和最小值通知给上述协同处理器。
6. 根据权利要求4所述的处理器系统，其特征在于 上述处理器预先通过寄存器转送指令将进行图像流的下一帧的起始处理的转移地址存储到上述地址存储单元中，在上述协同处理器的错误发生时，上述处理器转移到进行图像流 的下一帧的起始处理的地址。
7. 根据权利要求1所述的处理器系统，其特征在于 上述协同处理器包括进行图像编码的代码处理的可变长度码处理部；以及 判断解码后的模式是否为换码模式的换码检测部， 上述处理器预先通过寄存器转送指令将换码处理的转移地址存 储到上述地址存储单元中。
8. —种附带协同处理器的处理器系统中的异常处理方法，其特 征在于包括将上述协同处理器的错误发生时的转移地址存储到地址存储单 元中的步骤；通知上述处理器的错误发生的步骤；以及将处理器的处理转移到上述地址存储单元所存储的转移地址的 步骤。
全文摘要
本发明提供一种不进行错误发生时的指令地址存储和错误处理结束后的执行指令恢复控制的附带协同处理器的微处理器。在处理器系统中，在由错误检测部检测出错误的情况下，错误检测部(120)向中断控制部(64)输出错误信号，中断控制部(64)将错误地址寄存器(61)的值和控制信号输出到程序计数器控制部(20)，将程序计数器(21)的值改写为错误地址寄存器(61)的值，由此实现基于错误中断处理的转移处理。在此，当检测出错误时，不进行存储错误发生时的程序计数器(21)的值的处理，不设置特定的存储寄存器以及错误处理执行后恢复到错误发生时的地址的控制电路。
文档编号G06F11/00GK101286125SQ20081009216
公开日2008年10月15日 申请日期2008年4月10日 优先权日2007年4月13日
发明者中田启明, 江浜真和, 汤浅隆史, 泉原史幸, 秋江一志, 细木浩二 申请人:株式会社瑞萨科技