专利名称：一种低功耗读写寄存器的控制系统及方法
技术领域：
本发明涉及一种低功耗读写寄存器的控制系统及方法。
技术背景随着工业控制技术的不断发展，低功耗的设计要求越来越严格，尤 其是在各类嵌入式的控制系统中，低功耗指标经常成为新产品能否批 量生产并被市场所接受的关键性因素。各类控制系统都要涉及寄存器的读写搡作，降低该搡作的功耗将对系统整体的低功耗做出贡献。图1是现有技术中带有GPU的系统结构 图，如图所示，现有技术中关于寄存器读写的所有模块，包括总线接 口、各寄存器模块，它们的时钟信号是相同的，都由时钟生成器统一 生成，该时钟通常为频率较高的快速时钟，因此各寄存器模块的功耗 较高。现有技术中为降低系统功耗，通常在各个模块内部进行门控处理， 即在寄存器的时钟输入上直接插入锁存器作时钟门控。图2是现有技 术中寄存器模块电路图，这样的做法导致了门控之后的寄存器时钟 elk—en被控制，而门控单元之前的时钟clk仍旧存在的情形。对于一 个规模较大的控制系统，，寄存器的数目通常有成百上千，因此锁存器 本身以及锁存器之前的时钟树的功耗相当可观。发明内容本发明的目的是针对现有技术中存在的上述问题，提出了一种通过改进寄存器时钟生成法实现低功耗的控制系统及方法。根据本发明的第一方面，提供了一种读写寄存器的控制系统，包括 总线接口、若干寄存器模块和时钟生成器，其中，所述的时钟生成器 包括时钟门控单元，所述时钟门控单元分別产生频率低于总线时钟的 时钟信号，时钟信号输出给相应寄存器模块，作为该寄存器的访问时钟；所述的总线接口包括寄存器模块读写数据同步单元，分別实现总 线接口对各寄存器模块的数据读写。可选的是，所述的各寄存器的时钟门控单元，其输出的时钟信号的 频率不小于该寄存器模块的最快工作时钟。优选的是，所述的各寄存器时钟门控单元输出的时钟信号与该寄存 器的最快工作时钟同频同相。优选的是，所述的各寄存器模块时钟门控单元的输出信号，同时连 接至所述的该寄存器模块的读写数据同步单元，作为接口单元与该寄 存器交换数据的时钟信号。可选的是，所述的总线接口在进行各寄存器模块读写同步单元之间 的数据同步时，使用总线时钟信号作为同步时钟。可选的是，所述的总线接口输出模块寄存器被访问指示信号，所述 的时钟生成器根据该指示信号，控制各寄存器模块的时钟门控单元动 作。优选的是，所述的模块寄存器被访问指示信号为访问开始时，所述 的时钟门控单元输出被访问的寄存器的时钟信号。优选的是，所述的模块寄存器被访问指示信号为访问结束时，所述 的时钟门控单元关闭被访问的寄存器的时钟信号。可选的是，所述的控制系统为嵌入式系统。根据本发明的第二方面，提供了一种低功耗读写寄存器的方法，该 方法包括下述步骤总线接口模块根据CPU的指令发出模块寄存器被访问指示信号； 时钟生成器根据该指示信号将被访问的寄存器的时钟门控单元开启；总线接口使用该被开启的时钟信号完成与该寄存器的数据交换； 总线接口模块发出撒销模块寄存器被访问指示信号；以及 时钟生成器根据该指示信号将相应寄存器的门控单元关闭。本发明由于改进了控制系统中涉及寄存器读写部分的时钟信号生 成法，将各寄存器模块的工作时钟相互独立，且根据各自的工作或空闲 状态进行动态门控，并将门控单元设置在时钟树的前端，因此消除了 寄存器不被访问时在门控锁存器及时钟树上的功耗；本发明在读写寄 存器模块时采用该模块的较慢工作时钟而非现有技术中的较快总线时 钟，故降低了寄存器访问时大量的功耗；另外，本发明对现有系统的 结构没有大的改变，故对现有的设计流程改动较小，容易实现。
下文将参照附图对本发明的具体实施方案进行更详细的举例说明， 其中图1是现有技术中带有CPU的系统结构图；图2是现有技术中寄存器模块电路图；图3是本发明的带有GPU的控制系统实施例结构图。
具体实施方式
图3是本发明的一个具体实施例，为带有CPU的控制系统结构图。 如图所示，该控制系统由GPU、总线接口、若干寄存器模块和时钟生成器 组成。为了实现降低系统功耗的目的，本实施例在时钟生成器内设置各寄存 器模块的时钟门控单元，分别给予各寄存器模块所需的访问时钟。各寄存 器模块所获访问时钟的频率应不小于该模块的最快工作时钟，最优的方案 是二者同频同相。在本实施例中，各寄存器模块以自己最快的工作时钟作 为寄存器访问时钟，由于工作时钟的频率通常慢于总线时钟，因此降低了功耗。同时，由于将门控单元置于时钟生成器内部，位于时钟树的前端， 因此从时钟生成器到各模块的时钟树上的功耗也会降低。在进行寄存器访问之前需要给出寄存器访问时钟，故总线接口在接收GPU发出的某寄存器模块被访问信号后，首先向时钟生成器发送给予该寄 存器模块访问时钟的指示信号。时钟生成器通过该寄存器的门控单元打开 其访问时钟，该时钟信号送给寄存器模块本身作为其访问时钟。由于各个 模块的寄存器访问时钟不再是统一的总线时钟，故在总线接口中设置了各 寄存器模块的读写数据同步单元，用于总线接口与各寄存器的数据同步。 另外，还需要供给总线接口另外的总线时钟，用于总线接口进行各寄存器 读写数据同步单元之间的数据同步。为进一 步降低功耗，各时钟门控单元输出的时钟信号可以同时输出至 总线接口中设置的该寄存器读写数据同步单元。总线接口在拿到模块的寄存器访问时钟后，进行与该寄存器模块的数 据同步，虽然使用既有的总线时钟可以完成该同步，但因模块的时钟频率 通常低于总线时钟，故优选的方案是使用模块的寄存器访问时钟完成对寄 存器的数据读写，这样可以进一步降低寄存器读写操作的功耗。当写数据 写入或读数据接收到后，总线接口给时钟生成器指示信号，关闭上述寄存 器模块的访问时钟。综上，为了减少现有技术中各寄存器门控所需的锁存器及锁存器之前 的时钟所带来的功耗，本实施例采用了如下技术手段首先，改进时钟生 成器，实现分别动态供给各寄存器模块访问时钟，且为相对较慢的时钟， 以达到减少功耗的目的；其次，改进总线接口，使CPU配置过来的寄存器 值从较快的总线时钟域同歩到较慢的各个模块的工作时钟域；同时，总线 接口还需要向时钟生成器发送状态信号，以指示哪些模块的寄存器访问时 钟应该被打开或关闭。应当说明的是，以上描述旨在说明本发明的具体实施方案，不能理解为对本发明的限制，本发明所要求保护的范围仅由权利要求书进行 限制。
权利要求
1、一种读写寄存器的控制系统，包括总线接口、若干寄存器模块和时钟生成器，其特征在于所述的时钟生成器包括时钟门控单元，所述时钟门控单元分别产生频率低于总线时钟的时钟信号，时钟信号输出给相应寄存器模块，作为该寄存器的访问时钟；所述的总线接口包括寄存器模块读写数据同步单元，分别实现总线接口对各寄存器模块的数据读写。
2、 根据权利要求1所述的控制系统，其特征在于，所述的各寄存 器的时钟门控单元，其输出的时钟信号的频率不小于该寄存器模块的 最快工作时钟。
3、 根据权利要求2所述的控制系统，其特征在于，所述的各寄存 器时钟门控单元输出的时钟信号与该寄存器的最快工作时钟同频同 相。
4、 根据权利要求1所述的控制系统，其特征在于，所述的各寄存 器模块时钟门控单元的输出信号，同时连接至所述的该寄存器模块的 读写数据同步单元，作为接口单元与该寄存器交换数据的时钟信号。
5、 根据权利要求1所述的控制系统，其特征在于，所述的总线接 口在进行各寄存器模块读写同步单元之间的数据同步时，使用总线时 钟信号作为同步时钟。
6、 根据权利要求1所述的控制系统，其特征在于，所述的总线接 口输出模块寄存器被访问指示信号，所述的时钟生成器根据该指示信 号，控制各寄存器模块的时钟门控单元动作。
7、 根据权利要求6所述的控制系统，其特征在于，所述的模块寄 存器被访问指示信号为访问开始时，所述的时钟门控单元输出被访问 的寄存器的时钟信号。
8、 根据权利要求6所述的控制系统，其特征在于，所述的模块寄 存器被访问指示信号为访问结束时，所述的时钟门控单元关闭被访问 的寄存器的时钟信号。
9、 根据权利要求1所述的控制系统，其特征在于，所述的控制系 统为嵌入式系统。
10、 一种低功耗读写寄存器的方法，其特征在于，该方法包括下述 步骤总线接口模块根据CPU的指令发出模块寄存器被访问指示信号； 时钟生成器根据该指示信号将被访问的寄存器的时钟门控单元开启；总线接口使用该被开启的时钟信号完成与该寄存器的数据交换； 总线接口模块发出撒销模块寄存器被访问指示信号；以及 时钟生成器根据该指示信号将相应寄存器的门控单元关闭。
全文摘要
本发明披露了一种低功耗读写寄存器的控制系统，包括总线接口、若干寄存器模块和时钟生成器，其中时钟生成器包括时钟门控单元，分别产生频率低于总线时钟的时钟信号，该时钟信号输出给相应寄存器模块，作为该寄存器的访问时钟；所述的总线接口包括寄存器模块读写数据同步单元，分别实现总线接口对各寄存器模块的数据读写。本发明由于改进了控制系统中涉及寄存器读写部分的时钟信号生成法，将各寄存器模块的工作时钟相互独立，且根据各自的工作或空闲状态进行动态门控，同时改进了门控单元的位置，故大幅降低了系统功耗。
文档编号G06F1/04GK101329589SQ200810117278
公开日2008年12月24日 申请日期2008年7月28日 优先权日2008年7月28日
发明者杨 邹 申请人:北京中星微电子有限公司