执行三维集成电路设计的rlc建模和提取的方法和设备的制作方法

专利名称：执行三维集成电路设计的rlc建模和提取的方法和设备的制作方法
技术领域：
本发明的实施方式总体上涉及用于设计和制造集成电路(ic)的技术。更具体地， 本发明的实施方式涉及用于三维集成电路(3D-IC)设计的RLC建模和提取的技术。
背景技术：
电路设计和制造技术的迅猛发展使得有可能将数亿个晶体管集成在单个集成电 路(IC)芯片上。更具体地，按照摩尔定律，IC集成密度的这些改进已经通过水平地縮减 IC特征尺寸得以实现。由于縮放是水平地执行的，IC芯片本质上是二维(2D)的(称为 "2D-IC")，并且通过I/O管脚耦合至其它2D-IC芯片或者封装。 随着工艺縮放接近纳米级，通过这种水平縮放来改进性能正变得越发困难，因为 IC特征尺寸正在接近物理极限，这导致了大功耗、制造复杂性等。因此，半导体业正在考虑 继续提高集成密度的新技术。 三维(3D) -IC技术是一种这样的新兴技术，其通过垂直叠置多个IC管芯(die)来 实现芯片在垂直方向上的尺寸縮减。已经提出了两类3D-IC技术封装级集成和晶片级集 成。封装级集成技术经常受制于诸如降低的互连密度等限制。另一方面，晶片级集成技术 使用过硅通道(TSV)或硅内插物(interposer)，其能够在不使用外部封装连接的情况下实 现垂直的IC管芯集成和縮放。这种3D-IC经常通过揭薄硅衬底和TSV来垂直地集成，并且 在垂直叠置的管芯之间需要键合技术。 遗憾的是，传统的电子设计自动化(EDA)工具是针对与2D-IC结合工作而设计的。 因此，传统的EDA工具通常无法与3D-IC结合使用。
因此，需要能够用于设计3D-IC的EDA工具。

发明内容
本发明的一个实施方式提供一种系统，其执行用于三维集成电路(3D-IC)管芯的 RLC提取。在操作期间，该系统接收3D-IC管芯描述。系统继而将3D-IC管芯描述转换为 2D-IC管芯描述的集合，其中该转换维持2D-IC管芯描述与3D-IC管芯描述之间的等价性。 接下来，对于2D-IC管芯描述集合中的每个2D-IC管芯描述，系统使用2D-IC提取工具来执 行电气特性提取，以获得2D-IC RL网表文件。该系统继而对2D-IC管芯描述集合的2D-IC RLC网表文件的集合进行合并，以用于形成3D-IC管芯描述的RLC网表。
在某些实施方式中，3D-IC管芯描述包括过硅通道(TSV)管芯。TSV管芯包括包 括顶部金属层的前侧层叠置体；包括至少一个后侧金属层的后侧层叠置体；布置在前侧层 叠置体和后侧层叠置体之间的双侧衬底；以及通过双侧衬底的TSV，并且该TSV将前侧层叠 置体电耦合至后侧层叠置体。 在某些实施方式中，系统将TSV管芯转换为一个或多个2D-IC管芯描述。 在某些实施方式中，该系统通过如下方式将TSV管芯转换为一个或多个2D-IC管
芯描述将TSV管芯的后侧层叠置体投影到前侧层叠置体的顶部上，以创建虚拟前侧层叠置体。系统随后移除后侧层叠置体，从而将双侧衬底转换为单侧衬底。系统继而将TSV耦 合至虚拟前侧层叠置体，同时将TSV与单侧衬底去耦合，从而将TSV管芯转换为2D-IC管芯 描述。 在某些实施方式中，系统通过如下方式来维持TSV管芯与2D-IC管芯描述之间的 等价性创建虚拟衬底屏蔽层，其是布置在虚拟前侧层叠置体与前侧层叠置体的顶部金属 层之间的导体层，其中TSV通过该虚拟衬底屏蔽层。 在某些实施方式中，虚拟衬底屏蔽层对于前侧层叠置体而言是不可见的。 在某些实施方式中，3D-IC管芯描述包括管芯叠置体，其中管芯叠置体进一步包
括第一管芯；与第一管芯邻近的第二管芯；以及将第一管芯和第二管芯互连的TSV。 在某些实施方式中，系统将管芯叠置体转换为至少两个独立的管芯。 在某些实施方式中，系统通过如下方式将管芯叠置体转换为至少两个独立的管
芯首先标识第一管芯与第二管芯之间的转换边界；继而将第一管芯与第二管芯分离，以
分别创建第一转换后的管芯和第二转换后的管芯。注意，第一转换后的管芯包括第一管芯
以及第二管芯中邻近转换边界的至少一个金属层。第二转换后的管芯包括第二管芯以及第
一管芯中邻近转换边界的至少一个金属层。通过包括来自邻近管芯的至少一个金属层，该
系统有助于维持两个转换后的管芯与管芯叠置体之间的等价性。 在某些实施方式中，转换边界可以是(l)在3D-IC管芯描述的面对面配置中，第 一管芯中的顶部金属层与第二管芯中的顶部金属层之间的界面；(2)在3D-IC管芯描述 的面对背配置中，第一管芯中的后侧金属层与第二管芯中的顶部金属层之间的界面；或者 (3)在3D-IC管芯描述的背对背配置中，第一管芯中的后侧金属层与第二管芯中的后侧金 属层之间的界面。 在某些实施方式中，第一管芯是TSV管芯。 在某些实施方式中，系统将每个转换后的管芯进一步转换为一个或多个2D-IC管 芯描述。 在某些实施方式中，2D-IC管芯描述与3D-IC管芯描述之间的等价性可以包括电 气特性等价性和连通等价性。 在某些实施方式中，TSV管芯可以是硅内插物管芯。


图1示出了集成电路的设计和制作中的各个阶段； 图2示出了按照本发明实施方式的3D-IC，其包括由过硅通道(TSV)互连的两个垂 直叠置的管芯； 图3A示出了按照本发明实施方式的3D-IC中从下部管芯去耦合的上部管芯；
图3B示出了按照本发明实施方式的对图3A中TSV管芯进行的基于投影的衬底转 换； 图3C示出了按照本发明实施方式的通过使用虚拟接地屏蔽来维持转换后的TSV 管芯的转换等价性的技术； 图3D示出了按照本发明实施方式的将图3A中的TSV管芯转换为前侧模型和后侧 模型；
图4A示出了按照本发明实施方式的通过在键合界面处的直接分割将双管芯叠置 体转换为个体提取单元； 图4B示出了按照本发明实施方式的通过包括来自转换边界的相对侧的附加金属 层来将双管芯叠置体转换为个体提取单元； 图5A示出了按照本发明实施方式的将三管芯叠置体转换为个体提取单元；
图5B示出了按照本发明实施方式的用于对图5A中的转换后的管芯执行RLC提取 的提取模型； 图6给出了示出按照本发明实施方式的用于执行3D-IC管芯的RLC提取的过程的 流程图； 图7示出了按照本发明实施方式的执行3D-IC管芯的RLC提取的装置； 图8A示出了按照本发明实施方式的基于硅内插物的芯片模块，其包括硅内插物
和两个IC管芯；以及 图8B示出了按照本发明实施方式的基于硅内插物的芯片模块，其包括硅内插物 和两个3D-IC管芯叠置体。
具体实施例方式
给出下文描述是为了使本领域的任何技术人员都能够制造和使用该实施方式，并 且下文描述是在特定应用及其要求的上下文中提供的。对所公开的实施方式的多种修改对 于本领域技术人员将是显而易见的，并且可以将这里定义的普遍原则应用于其它实施方式 和应用，而不脱离本发明的精神和范围。因而，本发明不限于所示出的实施方式，而是将被 赋予与这里公开的原则和特征相一致的最宽的范围。 该详细描述中的数据结构和代码通常存储在计算机可读的存储介质上，其可能是
任何可存储用于计算机系统的代码和/或数据的设备或介质。计算机可读的存储介质包括
但不限于易失性存储器、非易失性存储器、磁和光存储设备例如磁盘驱动器、磁带、CD(压
縮光盘)、DVD(数字多功能光盘或数字视频光盘)或其它的已知或将来开发的可以存储计
算机可读媒体的介质。 集成电路(IC)设计流程 图1示出了根据本发明一个实施方式的集成电路的设计和制作过程中的各个阶 段。该过程通常开始于产品构思(阶段100)，产品构思利用电子设计自动化(EDA)软件设 计过程(阶段110)来实现。当设计完成时，便可以进行流片(阶段140)。在流片之后，完 成制作过程(阶段150)，并且执行封装和组装过程(阶段160)，这最终产生成品芯片(阶 段170)。 EDA软件设计过程(阶段110)包括如下文所述的阶段112-130。注意，该设计流 程描述仅仅用于说明目的。此描述并非意在限制本发明。例如，实际的集成电路设计可能 需要设计者按照与下文描述的顺序不同的顺序来执行设计操作。下文讨论提供了对设计过 程中的阶段的进一步细节。 系统设计(阶段112):设计者描述想要实现的功能。他们也可以执行假 设(what-if)规划来细化功能和检查成本。在这个阶段可以进行硬件-软件架 构划分。可以用于这一阶段的来自SYNOPSYS(新思)公司的示例性EDA软件产品包括model ARCHITECT 、 SABER 、SYSTEM STUDIO 和
design WARE⑧产品。 逻辑设计与功能验证(阶段114):在这一阶段，编写用于系 统中模块的VHDL或Verilog代码，并且检查功能准确性。更具体地， 对设计进行检查以确保其产生正确的输出。可以用于这 一 阶段的来 自SYNOPSYS公司的示例性EDA软件产品包括VCS 、 VERA 、
DESIGNWARE 、 MAGELLAN 、 FORMALITY 、 esp和LED A 产
PI
PR o 综合与设计(阶段116) :VHDL/Verilog在此被转译为网表。可以针对目标 技术对网表进行优化。另外，可以设计并实现测试以便检查成品芯片。可以用于这 一阶段的来自SYNOPSYS公司的示例性EDA软件产品包括DESIGN COMPILER 、
physical COMPILER 、 test COMPILER 、 power COMPILER 、 FPGACOMPiLER、TETRAMAX⑧和DESIGNWARE⑧产品。 网表验证(阶段118):在这一阶段，检查网表与时间约束的兼容性以及与VHDL/ Verilog源代码的对应性。可以用于这一阶段的来自SYNOPSYS公司的示例性EDA软件产品
包括FORMALITY⑧、PRIMETIME⑧和VCS⑧产品。 设计规划(阶段120):在此，针对定时和顶层布线来构建和分析芯片的总体布 局。可以用于这一阶段的来自SYNOPSYS公司的示例性EDA软件产品包括ASTRO⑧和
icCOMPILER⑧产品。 物理实现(阶段122):在这一阶段，进行放置(电路元件的定位)和布线(电 路元件的连接)。可以用于这一阶段的来自SYNOPSYS公司的示例性EDA软件产品包括
ASTRO⑧和icCOMPILER⑧产品。 分析和提取(阶段124):在这一阶段，在晶体管级验证电路功能，这继而允 许假设细化。可以用于这一阶段的来自SYNOPSYS公司的示例性EDA软件产品包括
ASTRORAIL 、 PRIMERAIL 、
PRIMETIME 、 HSPICE 、 HSIM 、 NANOTIME 、 NANOSIM
以及STAR- RCXT⑧产品。 物理验证(阶段126):在这一阶段，对设计进行检查以确保制造、电气问题、光刻 问题和电路的正确性。可以用于这一阶段的来自SYNOPSYS公司的示例性EDA软件产品包
括HERCULES⑧产品。 解析度增强(阶段128):这一阶段涉及对布局的几何操作以提高设计的 可制造能力。可以用于这一阶段的来自SYNOPSYS公司的示例性EDA软件产品包括
PROTEUS 、 PROTEUS AF和PSMGEN⑧产品。 掩模数据准备(阶段130):这一阶段提供用于掩模生产的"流片"数据以产生成品 芯片。可以用于这一阶段的来自SYNOPSYS公司的示例性EDA软件产品包括CATS⑧系列
A 口 广PR o 本发明的实施方式可以在上述一个或多个步骤期间使用。具体地，本发明的一个 实施方式可以在分析和提取步骤124和物理验证步骤126期间使用。
2D-IC设计的RLC提取
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2D-IC设计的RLC提取过程经常开始于构建用于与2D-IC相关联的单个特定工 艺技术描述的RLC模型库。RLC提取过程继而提取设计布局数据库文件(其形式可以是
GDSii、LEF或者DEF库或者Mikyway⑧或者其它形式)，继而输出将要在电气仿真和分析
中使用的RLC网表文件和寄生文件(其形式可以是DSPF或者SPEF文件或者其它形式)。
2D-IC RLC提取工具经常进行如下假设 參单侧衬底硅衬底总是在管芯的底部，并且金属/活跃层叠置体仅在该衬底的 參无需建模和提取管芯间RLC ; 參无需建模和提取过硅通路(TSV);以及 參RLC寄生输出文件是基于个体管芯。 在下文讨论中，术语"RLC提取"和"寄生提取"互换使用，用来表示来自IC管芯的 电气特性提取。此类电气特性可以包括但不限于电阻(R)、电感(L)和电容(C)。
概沭 注意，在IC设计过程期间，不论该IC设计是2D-IC还是3D-IC，片上RLC提取都 是重要的，因为其将布局数据转换为用于设计的电气仿真和验证的电气参数。此外，无法通 过2D-IC提取工具来对同质3D-IC的管芯间RLC属性进行建模，因为此类3D-IC设计涉及 不止一个工艺技术描述。 本发明的某些实施方式提供一种用于对3D-IC设计(诸如，3D-IC管芯叠置体)执 行RLC提取的技术。更具体地，本技术可以将3D-IC设计(其可能包括两个或者更多垂直 叠置的管芯以及一个或多个TSV)转换为2D-IC管芯的集合，其中每个2D-IC管芯可以使用 2D-IC提取工具来进行提取。而且，从3D-IC设计到2D-IC管芯集合的转换保留了 2D-IC管 芯集合与3D-IC设计之间的电气和连通等价性，由此确保了后续RLC提取的精度。接下来， 可以使用传统2D-IC提取工具来提取每个2D-IC管芯以生成独立的RLC网表文件，由此生 成针对2D-IC管芯集合的RCL网表文件集合。在下文讨论中，从3D-IC设计分解得到的每 个2D-IC管芯也称为"提取单元"，因为其可以使用2D-IC提取工具来进行提取。最后，可以 将RLC网表文件集合合并为用于3D-IC设计的单个RLC网表输出文件，其中所述单个RLC 网表输出文件维持了与3D-IC设计中相同的电气网和节点连通性。
3D-IC结构 图2示出了按照本发明实施方式的3D-IC 200，其包括两个垂直叠置的管芯202和 204，二者通过TSV 206互连。 更具体地，3D-IC 200的上部管芯202包括揭薄衬底208，其夹心在前侧层叠置体 210(此后称为"前侧叠置体210")与后侧层叠置体212(此后称为"后侧叠置体212")之 间。前侧叠置体210和后侧叠置体212 二者都可以包括一个或多个活跃层以及一个或多个 金属层。前侧叠置体210和后侧叠置体212通过TSV 206电耦合，其中TSV 206将前侧叠 置体210中的金属层214与后侧叠置体212内部的后侧金属层216互连。在一个实施方式 中，金属层214是前侧叠置体210中的M1层。注意，TSV 206还通过金属层214与金属层 216之外的金属层将前侧叠置体210与后侧叠置体212互连。因此，上部管芯202不具有传 统的2D-IC管芯。将上部管芯202称为具有"双侧衬底"结构。由于TSV 206，还将上部管 芯202称为"TSV管芯"。
与之分离的，下部管芯204具有包括衬底218和前侧叠置体220的单侧衬底结构。 上部管芯202和下部管芯204按照"背对面"配置而垂直叠置，使得上部管芯202的后侧叠 置体212直接面对下部管芯204的前侧叠置体220，以形成管芯间界面222。此外，上部管 芯202的前侧叠置体210通过TSV 206以及跨过管芯间界面222布置的微焊盘(bump) 224 而电耦合至下部管芯204的前侧叠置体220。如图所示，微焊盘224通过将管芯202的后侧 金属层216与管芯204的顶部金属层226互连，从而将管芯202和管芯204电耦合以及机 械键合。尽管仅示出了一个微焊盘将管芯202与管芯204互连，但是本发明的其它实施方 式可以具有不止一个微焊盘，或者具有其它类型的键合技术用于电气地和机械地耦合管芯 202与管芯204。这些键合技术可以包括但不限于焊接键合、直接熔接键合、聚合物粘合剂 键合以及共熔键合。注意，在3D-IC 200中，TSV 206、后侧金属层216以及微焊盘224都对 3D-IC 200中的寄生有所贡献。 图3A示出了按照本发明实施方式的3D-IC 200中从下部管芯204去耦合的上部 管芯202。管芯202可以称为TSV管芯，因为其包括TSV 302， TSV 302穿过衬底304从而 对管芯202的前侧叠置体305与后侧叠置体308进行电耦合。注意，由于双侧衬底结构和 TSV结构，传统的2D-IC提取工具并非设计用来执行对管芯202的寄生提取。
将3D-IC管芯叠置体转换为提取单元 在本发明的某些实施方式中，在执行RLC提取之前，将3D-IC设计转换为可以使用
2D-IC提取工具来提取的2D-IC提取单元的集合。在这些实施方式中，将3D-IC设计转换为
2D-IC提取单元包括至少两类转换管芯与管芯的界面转换以及衬底转换。 更具体地，管芯与管芯的界面转换可以基于管芯间叠置界面(例如，界面222)将
3D-IC管芯叠置体(例如，图2中的3D-IC 200)分解为个体提取单元。注意，管芯与管芯的
界面可以充当自然的转换边界，这是因为在管芯与管芯的界面的相对侧潜在地将使用同质
的工艺技术和不同的设计数据库。该转换适用于不同的管芯叠置配置，包括但不限于面对
面叠置、面对背叠置(如图2所示)、背对背叠置、以及基于硅内插物的管芯叠置。 衬底转换可以通过执行后侧到前侧的投影操作，来将TSV管芯转换为单侧衬底结
构。转换后的TSV管芯变为提取单元。备选地，衬底转换可以将TSV管芯分解为基于共用
衬底的前侧提取单元和后侧提取单元。在此实施方式中，不需要后侧到前侧的投影。注意，
基于投影的转换和基于分解的转换二者都将原始TSV管芯转换为仅在其衬底的一侧具有
金属层的一个或多个2D-IC提取单元。注意，硅衬底可以充当理想的转换边界，因为硅衬底
提供了对衬底两侧之间的电感和电容的屏蔽效应。 尽管上述转换将3D-IC设计转换为多个提取单元，但是这些转换可能在转换后的 结构与原始3D-IC设计之间引入了 RLC等价性变形。由此，需要确保在这种转换过程中维 持了RLC等价性。 现在更为详细地描述可以应用于3D-IC设计从而使用可提取的2D-IC设计来建模
3D-IC设计的不同转换。 衬底转换 图3B示出了按照本发明实施方式对图3A的TSV管芯202进行的基于投影的衬底 转换。 如图3B所示，TSV管芯202中的后侧叠置体308垂直投影到TSV管芯202的前侧叠置体306顶部，以创建虚拟前侧(层)叠置体310，从而移除后侧层308。此外，通过将 TSV 302耦合至虚拟前侧叠置体310同时将TSV 302从衬底去耦合来修改TSV 302，从而创 建修改后的TSV 312。该TSV修改在虚拟前侧叠置体310与前侧叠置体306之间保留了连 通信息。因此，管芯202中的双侧衬底结构被转换成了单侧衬底结构，并且TSV 302被转换 成了不通过衬底的传统通道。由此，图3B中转换后的TSV管芯314变成了可提取的，就如 同2D-IC管芯一样。 注意，转换后的TSV管芯314没有保留原始TSV管芯312中的电气等价性，因为后 侧叠置体308中的金属层与衬底304之间的物理距离通常小于虚拟前侧叠置体310中的金 属层与衬底304之间的物理距离。而且，由于在前侧层叠置体和后侧层叠置体之间充当电 气屏蔽的衬底304的存在，图3A中的原始后侧叠置体308与前侧叠置体306不具有耦合电 容和互电感，而投影后的虚拟前侧层310与前侧叠置体306可能具有耦合电容和互电感。
图3C示出了按照本发明实施方式的通过使用虚拟接地屏蔽来维持转换后的TSV 管芯的转换等价性的技术。 如图3C所示，在转换后的TSV管芯314内创建虚拟衬底屏蔽层316，其中虚拟衬底 屏蔽层316可以是导体层。更具体地，虚拟衬底屏蔽层316布置在虚拟前侧叠置体310与 原始前侧叠置体306之间，其中修改后的TSV 312穿过虚拟衬底屏蔽层316。在某些实施方 式中，虚拟前侧叠置体310中的金属层与虚拟衬底屏蔽层316之间的距离基本上等于原始 后侧叠置体308中的金属层与衬底304之间的距离。因此，原始后侧金属层与衬底304之 间的寄生电容和互电感被等价地转换到管芯314的前侧。此外，虚拟衬底屏蔽层316变为 对前侧叠置体306"不可见"，其模拟管芯202中衬底304的屏蔽效应。因此，在前侧金属层 与虚拟前侧金属层之间没有创建耦合电容和互电感。因此，TSV管芯202被等价地转换为 单个提取单元318。 在本发明的一个实施方式中，前侧叠置体306与后侧叠置体308 (以及由此虚拟前 侧叠置体310) 二者具有相应的预先存在的RLC模型。因此，可以通过合并两个RLC模型来 构建用于提取单元318的合成RLC模型库。该合成RLC模型库随后可以在提取单元318的 RLC提取期间使用。注意，在合成RLC模型库的后续提取期间，提取工具并不区别原始TSV 管芯中的层是前侧层还是后侧层。
肓接TSV管芯转换 在某些实施方式中，基于非投影的TSV管芯转换可以用来将TSV管芯转换为提取 单元。参考图3A，注意，前侧叠置体306与后侧叠置体308基本上彼此屏蔽，这是因为之间 的衬底304提供了对衬底两侧的屏蔽效应。因此，可以将TSV管芯202直接分解为前侧模 型和后侧模型。如图3D所示，前侧模型320包括衬底304和前侧叠置体306，而后侧模型 322包括相同的衬底304和后侧叠置体308。此外，衬底304的顶侧和底侧二者都可以被设 置为电参考接地电势。 尽管模型320和322二者都忽略TSV 302，但是可以独立于前层叠置体和后层叠置 体来对TSV 302进行建模。因此，图3A中的TSV管芯202被转换为图3D中的两个2D-IC 提取单元以及独立的TSV模型，该TSV模型对TSV 302所导致的RLC寄生进行建模。
在某些实施方式中，前侧模型320、后侧模型322和TSV模型可以合并到用于TSV 管芯202的合成RLC模型库中，该合成RLC模型库随后将在TSV管芯202的RLC提取期间使用。 靴至l,鹏免 图4A和图4B示出了按照本发明实施方式的用于将3D-IC叠置体400(与图2中 的3D-IC管芯200相同)转换为个体提取单元的过程。如上所述，双管芯叠置体400包括 上部管芯402和下部管芯404，其通过跨键合界面422的微焊盘424而电气地和机械地耦合。 更具体地，图4A示出了按照本发明实施方式的通过键合界面处的直接分割将双 管芯叠置体400转换为个体提取单元。 转换过程通常开始于标识上部管芯402和下部管芯404之间的转换边界。在一个 实施方式中，转换边界是两个管芯之间的叠置界面422 。转换过程继而在转换边界422处分 离上部管芯402和下部管芯404，以创建两个单独的管芯402和404。注意，管芯404具有 单侧衬底结构，并且因此被认为是单个提取单元。管芯402是具有双侧衬底结构的TSV管 芯。由此，可以使用上述TSV管芯转换技术对管芯402进行进一步转换。
图4A的实施方式在键合界面422处分双管芯叠置体400，但是忽略了管芯402与 管芯404之间的RLC耦合(例如，"管芯间"耦合)。该管芯间耦合可以发生在接近转换边 界422并且位于其相对侧之上的金属层之间。图4B示出了按照本发明实施方式的通过包 括来自转换边界的相对侧的附加金属层来将双管芯叠置体400转换为个体提取单元。
在此实施方式中，来自管芯404的顶部少量金属层被包括在上部管芯402的工艺 描述文件中以形成转换后的上部管芯406，而来自管芯402的下部少量金属层被包括在下 部管芯404的工艺描述文件中以形成转换后的下部管芯408。如图4B所示，管芯408包括 原始下部管芯404以及原始上部管芯402中的后侧叠置体412，其中后侧叠置体412变成 了转换后的管芯408中的顶部金属层。与之独立的，转换后的管芯406包括原始上部管芯 402以及原始下部管芯404中的最顶部金属层414，其中最顶部金属层404变成了转换后的 上部管芯406的后侧叠置体的一部分。在某些实施方式中，转换后的管芯406或者408仅 需要包括与界面422邻接并且在其相对侧之上的前一个或两个金属层。这是因为位于界面 422的相对侧上的金属层之间的LC耦合随着物理分离而降低。通常，转换后的管芯406或 者408至少包括与界面422邻接并且在相对侧之上的第一金属层。 在图4B的实施方式中，管芯与管芯的互连(诸如，焊盘424)被包括在转换后的管 芯406和408 二者的工艺描述文件中。由此，需要为这些结构生成独立的RLC模型。对于 使用焊接键合的3D-IC而言，在RLC模型中包括微焊盘确保了可以提取管芯间RLC耦合。
注意，转换后的管芯408具有单侧衬底结构，并因此被认为是单个提取单元。转换 后的管芯406是具有双侧衬底结构的TSV管芯。因此，可以使用上文描述的TSV管芯转换 技术对管芯406进行进一步转换。最终，3D-IC 400可以分解为多个2D-IC提取单元。对于 这些2D-IC提取单元中的每一个，如果不存在用于该提取单元的RLC模型库，则可以建立该 模型库。注意，在RLC模型库集合的后续提取期间，是否从邻近管芯包括了提取单元中的层 与提取工具无关。 注意，上述转换技术不限于3D-IC叠置体400的特定管芯叠置配置。 一般地，其可 适用于面对面、面对背、背对背、基于硅插入物的管芯叠置以及其它可能的管芯叠置配置。 此外，该转换技术适用于不同的晶片键合技术，包括但不限于焊接键合、直接熔接键合、聚合物粘合剂键合以及共熔键合。因此，本发明不限于图4A和图4B中所示的3D-IC叠置体
400的特定实现。《靴#割纖免 注意，上文描述的双管芯叠置体转换可以扩展到具有两个或更多叠置边界。
图5A示出了按照本发明的实施方式将三管芯叠置体500转换为个体提取单元。
如图5A所示，3D-IC叠置体500包括上部管芯502，其叠置在中部管芯504之上， 而中部管芯504叠置在下部管芯506之上。在转换过程期间，管芯502与管芯504之间的 管芯与管芯界面508变为第一转换边界，而管芯504与管芯506之间的管芯与管芯界面510 变为第二转换边界。在考虑管芯之间的LC耦合时，假设3D-IC叠置体500中的每个管芯仅 与相邻管芯相互作用。因此，转换后的上部管芯502'包括来自中部管芯504的、邻近界面 508的一个或多个金属层；转换后的中部管芯504'包括来自上部管芯502的、邻近界面508 的一个或多个金属层，还包括来自下部管芯506的、邻近界面510的一个或多个金属层；而 转换后的下部管芯506'包括来自中部管芯504的、邻近界面510的一个或多个金属层。如 图5A所示，3D-IC叠置体500被转换为三个管芯502'、504'和506'以用于提取建模。此 时，如果每个转换后的管芯仍然无法使用2D-IC提取工具来提取，则可以对其进行进一步 转换。例如，如果转换后的管芯是TSV管芯，则可以应用TSV管芯转换来将TSV管芯转换为 2D-IC提取单元。 对于包括甚至更多管芯的3D-IC管芯叠置体而言，可以使用以下一般性过程来执 行到多个管芯的初始分解。如果管芯的后侧与另一管芯对接，则后侧金属层可以包括来自 该管芯之下的相邻管芯的一个或多个金属层，以用于建模和提取。如果管芯的前侧与另一 管芯对接，则前侧金属层可以包括来自该管芯之上的相邻管芯的一个或多个金属层，以用 于建模和提取。如果管芯的前侧和后侧二者都与两个其它管芯对接，则前侧金属层将包括 来自与前侧相耦合的其它管芯的金属层。后侧金属层将包括来自与后侧相耦合的其它管芯 的金属层。 基于提取单元的RLC提取
平g转换不变的提取 上述转换技术创建了用于给定3D-IC设计的提取单元的集合，并且每个提取单元 可以使用2D-IC提取工具来进行RLC提取。在某些实施方式中，在提取期间，如果提取单元 包括来自相邻管芯的金属层，则该相邻管芯的设计数据库也要被包括进来，从而可以完全 提取原始3D-IC设计中的相邻两个管芯之间的管芯间RLC耦合，并将其包括在提取单元的 寄生中。以此方式，提取过程生成了包括每个提取单元的管芯间RLC数据的RLC寄生网表 文件。 图5B示出了按照本发明实施方式的用于对图5A中的转换后的管芯执行RLC提取 的提取模型。如图5B所示，在针对转换后的管芯502'-506'的提取过程期间，使用对应于 原始管芯502-506的三个设计数据库。更具体地，提取出的转换后的管芯502'的寄生数据 包括管芯502的寄生数据，其是使用管芯502的设计数据库来提取的，并且还包括管芯502 与504之间的管芯间寄生耦合，其是使用管芯502和管芯504的设计数据库二者来提取的。 提取出的转换后的管芯506'的寄生数据包括管芯506的寄生数据，其是使用管芯506的设 计数据库来提取的，并且还包括管芯504与506之间的管芯间寄生耦合，其是使用管芯504
14与管芯506的设计数据库二者来提取的。提取出的转换后的管芯504'的寄生数据包括管 芯504的寄生数据，其是使用管芯504的设计数据库来提取的。管芯504'的寄生数据还包 括管芯502与504之间的管芯间寄生耦合，其是使用管芯502和管芯504的设计数据库二 者来提取的。而且，管芯504'的寄生数据包括管芯504与506之间的管芯间寄生耦合，其 是使用管芯504和管芯506的设计数据库二者来提取的。
諸微,棚翻又 通过使用上述转换以及转换不变的技术来进行建模和提取，每个提取单元可以生 成独立的寄生RLC网表文件。 对于管芯间RLC耦合，寄生值可以通过管芯间寄生库文件的形式来表示。当提取 完成时，可以使用仿真和分析工具来利用上述寄生RLC网表文件和管芯间寄生库文件执行 层级式仿真和分析。在某些实施方式中，可以根据工艺技术和布局设计规则对这些管芯间 寄生库文件进行预先表征。预先表征可以通过互连RLC寄生提取工具或者其它CAD工具来 完成。每个寄生RLC网表文件和管芯间寄生库文件可以包含以下寄生值电阻；电阻和电 容；电阻、电容和电感；电阻和电感。 注意，对3D-IC设计的层级式仿真和分析不需要用于3D-IC设计的已提取RLC寄 生网表文件的完全集合都可用。反之，可以仅对那些当前可用的RLC寄生网表文件执行层 级式仿真和分析。 用于执行3D-IC设计的RLC提取的过程 对于每个提取单元，所提取的寄生网表数据可以存储在内部提取数据库中，其保 留与网的每个寄生节点相关的所有必要信息。在提取所有提取单元完成之后，这些数据库 中的寄生数据可以合并到单个寄生网表输出文件中，其具有适当的电气网和节点连通性以 及正确的寄生值。 图6给出了示出按照本发明实施方式的用于执行3D-IC管芯的RLC提取的过程的 流程图。 在操作期间，系统接收3D-IC管芯描述(步骤602)。系统继而将3D-IC管芯描述 转换为2D-IC管芯描述的集合，其中该转换维持2D-IC管芯描述与3D-IC管芯描述之间的 等价性(步骤604)。注意，该等价性可以包括电气特性等价性和连通等价性二者。此外， 2D-IC管芯描述的集合包括3D-IC管芯描述内的管芯间耦合的效应。接下来，对于2D-IC管 芯描述集合中的每个2D-IC管芯描述，系统使用2D-IC提取工具来执行电气特性提取，以获 得2D-IC RLC网表文件(步骤606)。最后，系统对用于2D-IC管芯描述集合的2D-IC RLC 网表文件的集合进行合并，以形成用于3D-IC管芯描述的合成RLC网表文件(步骤608)。
图7示出了按照本发明实施方式的用于执行3D-IC管芯的RLC提取的装置。
装置702可以包括经由有线或者无线通信信道与其它装置通信的机构。具体地， 装置702可以包括接收机构704、转换机构706、2D-IC提取工具708以及合并机构710。机 构可以使用一个或多个集成电路来实现，或者可以实现为通用处理器的模块。装置702可 以是计算机系统的一部分。 在某些实施方式中，接收机构704可以配置用于接收3D-IC管芯描述；转换机构 706可以配置用于将3D-IC管芯描述转换为2D-IC管芯描述的集合，其中所述转换维持 2D-IC管芯描述集合与3D-IC管芯描述之间的等价性；2D-IC提取工具708可以配置用于对2D-IC管芯描述集合中的每个2D-IC管芯描述执行电气特性提取，以获得2D-IC RLC网表文 件；而合并机构710可以配置用于对用于2D-IC管芯描述集合的2D-IC RLC网表文件的集 合进行合并，以形成用于3D-IC管芯描述的RLC网表文件。
某于硅插入物的3D-IC樽块 硅插入物提供了用于将多个IC管芯集成到单个芯片模块或者封装中的电气界面 和集成平台。图8A示出了按照本发明实施方式的基于硅插入物的芯片模块800，其包括硅 插入物802以及两个IC管芯804和806。 如图8A所示，硅插入物802具有双侧衬底结构，其进一步包括顶部全局层叠置体 808、底部全局层叠置体810以及布置在顶部全局层叠置体和底部全局层叠置体之间的衬 底812。全局层叠置体808和810二者通常都包括多个金属层，其可以用来分发信号以及对 安装在硅插入物802表面上的多个IC管芯进行互连。在某些实施方式中，每个全局层叠置 体还可以包括一个或多个活跃层。而且，管芯804和806水平地集成在硅插入物802的顶 部全局层叠置体808上。这两个管芯通过管芯与硅插入物802之间的键合片814和816、顶 部全局层叠置体808中的通道818和820以及顶部全局层叠置体808中的布线822来进行 电耦合。在某些实施方式中，可以使用底部全局层叠置体810来与封装对接。
注意，顶部和底部全局层叠置体通过两个TSV 824和826电耦合。注意，利用这些 TSV，来自封装的信号可以分发至硅插入物802前侧上的管芯804和806。因此，硅插入物 802基本上是具有双侧衬底结构的TSV管芯。而且，每个管芯(管芯804或者管芯806)和 硅插入物802形成了 3D-IC管芯叠置体。因此，整个芯片模块800是3D-IC模块，其可以使 用上文描述的3D-IC RLC提取技术来进行提取。例如，可以使用上文描述的管芯到管芯的 转换，将芯片模块800从键合界面828附近的硅插入物802分解为独立的管芯804和管芯 806。接着，具有TSV的硅插入物802可以通过上述的TSV转换而分解为输入提取单元。继 而使用2D-IC提取工具对芯片模块800的所有已分解提取单元进行个体地提取并且可以对 个体的RLC寄生网表文件进行合并以生成基于硅插入物的芯片模块800的合成RLC寄生网 表文件。 图8B示出了按照本发明实施方式的基于硅插入物的芯片模块830，其包括硅插入 物832以及两个3D-IC管芯叠置体834和836。 如图8B所示，硅插入物832也具有双侧衬底结构。3D-IC管芯叠置体834和836 按照管芯804和806与硅插入物802集成的相同方式与硅插入物832集成。然而，3D-IC管 芯叠置体834还包括顶部管芯838和底部TSV管芯840，其通过键合垂直地集成；并且3D-IC 管芯叠置体836还包括顶部管芯842和底部TSV管芯844，其通过键合垂直集成。因此，整 个芯片模块830是一个3D-IC模块，其可以使用上文描述的3D-IC RLC提取技术来进行提 取。 例如，可以使用上文描述的多管芯转换过程在键合界面846和848附近分解芯片 模块830，这将会把硅插入物832与TSV、管芯838、管芯842、TSV管芯840以及TSV管芯844 分离开。接下来，使用上文描述的TSV转换对每个TSV管芯进行进一步分解。继而可以使 用2D-IC提取工具独立地对芯片模块830的所有已分解提取单元进行提取，并且可以合并 个体RLC寄生网表文件，以生成用于基于插入物的芯片模块830的合成RLC寄生网表文件。
注意，尽管已经在图8A和图8B所示的芯片模块800和830的上下文中描述了提取基于硅插入物的3D-IC模块，但是本发明可以一般性地适用于任何类型的基于硅插入物 的3D-IC模块。因此，本发明并不限于如图8A和图8B所示出的基于硅插入物的3D-IC模 块的特定配置。 给出对本发明实施方式的上文描述仅仅是出于说明和描述的目的。其并非意在穷 尽或者将本发明限于所公开的形式。因此，很多修改和变化对于本领域技术人员而言将是 易见的。而且，上述公开内容并非意在限制本发明。本发明的范围由所附权利要求书限定。
权利要求
一种用于执行三维集成电路(3D-IC)管芯的RLC提取的方法，所述方法包括接收3D-IC管芯描述；将所述3D-IC管芯描述转换为2D-IC管芯描述集合，其中所述转换维持所述2D-IC管芯描述集合与所述3D-IC管芯描述之间的等价性；对于所述2D-IC管芯描述集合中的每个2D-IC管芯描述，使用2D-IC提取工具来执行电气特性提取，以获得2D-IC RLC网表文件；以及合并用于所述2D-IC管芯描述集合的2D-IC RLC网表文件的集合，以形成用于所述3D-IC管芯描述的RLC网表文件。
2. 如权利要求l的方法，其中所述3D-IC管芯描述包括过硅通道(TSV)管芯，其中所述 TSV管芯进一步包括前侧层叠置体，其包括顶部金属层； 后侧层叠置体，其包括至少一个后侧金属层；双侧衬底，其布置在所述前侧层叠置体与所述后侧层叠置体之间；以及 TSV，其穿过所述双侧衬底，并且将所述前侧层叠置体与所述后侧层叠置体电气地耦合。
3. 如权利要求2的方法，其中将所述3D-IC管芯描述转换为2D-IC管芯描述集合包括 将所述TSV管芯转换为一个或多个2D-IC管芯描述。
4. 如权利要求3的方法，其中将所述TSV管芯转换为一个或多个2D-IC管芯描述包括 将所述TSV管芯的所述后侧层叠置体投影到所述前侧层叠置体之上，以创建虚拟前侧层叠置体，从而移除所述后侧层叠置体，由此将所述双侧衬底转换为单侧衬底；以及将所述TSV耦合至所述虚拟前侧层叠置体，同时将所述TSV从所述单侧衬底去耦合，从 而将所述TSV管芯转换为2D-IC管芯描述。
5. 如权利要求3的方法，其中将所述TSV管芯转换为一个或多个2D-IC管芯描述进一 步包括通过以下方式来维持所述TSV管芯与所述2D-IC管芯描述之间的等价性创建虚拟 衬底屏蔽层，其是布置在所述虚拟前侧层叠置体与所述前侧层叠置体的所述顶部金属层之 间的导体层，其中所述TSV穿过所述虚拟衬底屏蔽层。
6. 如权利要求5的方法，其中所述虚拟衬底屏蔽层对于所述前侧层叠置体而言是不可 见的。
7. 如权利要求1的方法，其中所述3D-IC管芯描述包括管芯叠置体，其中所述管芯叠置 体进一步包括第一管芯；与所述第一管芯邻近的第二管芯； 将所述第一管芯和所述第二管芯互连的TSV。
8. 如权利要求7的方法，其中将所述3D-IC管芯描述转换为所述2D-IC管芯描述集合 包括将所述管芯叠置体转换为至少两个独立管芯。
9. 如权利要求8的方法，其中将所述管芯叠置体转换为至少两个独立的管芯包括 标识所述第一管芯与所述第二管芯之间的转换边界；将所述第一管芯与所述第二管芯分离，以分别创建第一转换后的管芯和第二转换后的 管芯，其中所述第一转换后的管芯包括所述第一管芯以及所述第二管芯中邻近所述转换边 界的至少一个金属层；其中所述第二转换后的管芯包括所述第二管芯以及所述第一管芯中邻近所述转换边 界的至少一个金属层；其中包括来自邻近管芯的至少一个金属层有助于维持两个转换后的管芯与所述管芯 叠置体之间的等价性。
10. 如权利要求9的方法，其中所述转换边界可以是在3D-IC管芯描述的面对面配置中，所述第一管芯中的顶部金属层与所述第二管芯中 的顶部金属层之间的界面；在3D-IC管芯描述的面对背配置中，所述第一管芯中的后侧金属层与所述第二管芯中 的顶部金属层之间的界面；或者在3D-IC管芯描述的背对背配置中，所述第一管芯的后侧金属层与所述第二管芯中的 后侧金属层之间的界面。
11. 如权利要求9的方法，其中所述第一管芯是TSV管芯。
12. 如权利要求9的方法，其中所述方法进一步包括将每个转换后的管芯转换为一个 或多个2D-IC管芯描述。
13. 如权利要求l的方法，其中所述2D-IC管芯描述集合与所述3D-IC管芯描述之间的所述等价性可以包括电气属性等价性；以及连通等价性。
14. 如权利要求l的方法，其中所述TSV管芯包括硅插入物管芯。
15. —种用于执行三维集成电路(3D-IC)管芯的RLC提取的设备，包括 接收装置，用于接收3D-IC管芯描述；转换装置，用于将所述3D-IC管芯描述转换为2D-IC管芯描述集合，其中所述转换维持 所述2D-IC管芯描述集合与所述3D-IC管芯描述之间的等价性；提取装置，用于针对所述2D-IC管芯描述集合中的每个2D-IC管芯描述，使用2D-IC提 取工具来执行电气特性提取，以获得2D-ICRLC网表文件；以及网表文件合并装置，用于合并用于所述2D-IC管芯描述集合的2D-IC RLC网表文件的 集合，以形成用于所述3D-IC管芯描述的RLC网表文件。
16. 如权利要求15的设备，其中所述3D-IC管芯描述包括过硅通道(TSV)管芯，其中所 述TSV管芯进一步包括前侧层叠置体，其包括顶部金属层； 后侧层叠置体，其包括至少一个后侧金属层；双侧衬底，其布置在所述前侧层叠置体与所述后侧层叠置体之间；以及 TSV，其穿过所述双侧衬底，并且将所述前侧层叠置体与所述后侧层叠置体电气地耦合。
17. 如权利要求16的设备，其中所述转换装置包括第一转换装置，用于将所述TSV管芯转换为一个或多个2D-IC管芯描述。
18. 如权利要求17的设备，其中所述第一转换装置包括投影装置，用于将所述TSV管芯的所述后侧层叠置体投影到所述前侧层叠置体之上， 以创建虚拟前侧层叠置体，从而移除所述后侧层叠置体，由此将所述双侧衬底转换为单侧 衬底；以及耦合与去耦合装置，用于将所述TSV耦合至所述虚拟前侧层叠置体，同时将所述TSV从 所述单侧衬底去耦合，从而将所述TSV管芯转换为2D-IC管芯描述。
19. 如权利要求17的设备，其中所述第一转换装置包括等价性维持装置，用于维持所述TSV管芯与所述2D-IC管芯描述之间的等价性，所述等 价性维持装置包括虚拟衬底屏蔽层创建装置，用于创建虚拟衬底屏蔽层，其是布置在所述虚拟前侧层叠 置体与所述前侧层叠置体的所述顶部金属层之间的导体层，其中所述TSV穿过所述虚拟衬 底屏蔽层。
20. 如权利要求19的设备，其中所述虚拟衬底屏蔽层对于所述前侧层叠置体而言是不 可见的。
21. 如权利要求15的设备，其中所述3D-IC管芯描述包括管芯叠置体，其中所述管芯叠 置体进一步包括第一管芯；与所述第一管芯邻近的第二管芯； 将所述第一管芯和所述第二管芯互连的TSV。
22. 如权利要求21的设备，其中所述转换装置包括 第二转换装置，用于将所述管芯叠置体转换为至少两个独立管芯。
23. 如权利要求22的设备，其中所述第二转换装置包括 转换边界标识装置，用于标识所述第一管芯与所述第二管芯之间的转换边界； 管芯分离装置，用于将所述第一管芯与所述第二管芯分离，以分别创建第一转换后的管芯和第二转换后的管芯，其中，所述第一转换后的管芯包括所述第一管芯以及所述第二管芯中邻近所述转换边 界的至少一个金属层；其中，所述第二转换后的管芯包括所述第二管芯以及所述第一管芯中邻近所述转换边 界的至少一个金属层；其中，包括来自邻近管芯的至少一个金属层有助于维持两个转换后的管芯与所述管芯 叠置体之间的等价性。
24. 如权利要求23的设备，其中所述转换边界可以是在3D-IC管芯描述的面对面配置中，所述第一管芯中的顶部金属层与所述第二管芯中 的顶部金属层之间的界面；在3D-IC管芯描述的面对背配置中，所述第一管芯中的后侧金属层与所述第二管芯中 的顶部金属层之间的界面；或者在3D-IC管芯描述的背对背配置中，所述第一管芯的后侧金属层与所述第二管芯中的 后侧金属层之间的界面。
25. 如权利要求23的设备，其中所述第一管芯是TSV管芯。
26. 如权利要求23的设备，进一步包括第三转换装置，用于将每个转换后的管芯转换为一个或多个2D-IC管芯描述。
27. 如权利要求15的设备，其中所述2D-IC管芯描述集合与所述3D-IC管芯描述之间 的所述等价性可以包括电气特性等价性；以及 连通等价性。
28. 如权利要求16的设备，其中所述TSV管芯包括硅插入物管芯。
29. —种用于执行三维集成电路(3D-IC)管芯的RLC提取的装置，包括 处理器；存储器；接收机构，其配置用于接收3D-IC管芯描述；转换机构，其配置用于将所述3D-IC管芯描述转换为2D-IC管芯描述集合，其中所述转 换维持所述2D-IC管芯描述集合与所述3D-IC管芯描述之间的等价性；2D-IC提取工具，其配置用于对所述2D-IC管芯描述集合中的每个2D-IC管芯描述执行 电气特性提取，以获得2D-IC RLC网表文件；以及合并机构，其配置用于合并用于所述2D-IC管芯描述集合的2D-IC RLC网表文件的集 合，以形成用于所述3D-IC管芯描述的RLC网表文件。
全文摘要
本发明涉及用于执行三维集成电路(3D-IC)设计的RLC建模和提取的方法和装置。具体地，本发明的一个实施方式提供一种用于执行3D-IC管芯的RLC提取的系统。在操作期间，该系统接收3D-IC管芯描述。系统继而将3D-IC管芯描述转换为2D-IC管芯描述集合，其中所述转换维持所述2D-IC管芯描述集合与所述3D-IC管芯描述之间的等价性。接下来，对于所述2D-IC管芯描述集合中的每个2D-IC管芯描述，系统使用2D-IC提取工具来执行电气特性提取，以获得2D-IC RLC网表文件。系统继而合并用于2D-IC管芯描述集合的2D-IC RLC网表文件的集合，以形成用于所述3D-IC管芯描述的RLC网表文件。
文档编号G06F17/50GK101794327SQ20091021130
公开日2010年8月4日 申请日期2009年10月30日 优先权日2009年1月30日
发明者B·比斯瓦斯, C·C·奇昂, M·科希, 秋贝芳, 胡晓平, 陈求实 申请人:新思科技有限公司