专利名称：一种虹膜采集传输装置的制作方法
技术领域：
本实用新型涉及一种以虹膜作为生物特征信息的虹膜采集传输装置，属图像实时
采集传输领域。
背景技术：
近年来，随着虹膜识别技术的广泛应用及虹膜图像采集技术的发展，虹膜技术以 其作为生物特征提取技术中特有的可靠性和安全性，已广泛应用于各种身份验证系统。然 而，目前的虹膜采集系统受采集虹膜位置影响,成像质量会产生偏差且传输速率较慢。 目前市场上大部分基于CMOS图像传感器的图像采集系统都是采用DSP与图像传 感器相连，由DSP来控制图像传感器，然后由DSP采集到图像后再通过USB接口将图像数据 传输到PC机进行后续的处理。这样的图像采集系统成本较高，功耗大，而且体积上也有一 定的限制。
发明内容发明目的针对上述缺陷，本实用新型提出了一种虹膜采集传输装置，提高图像成 像质量,且通过CPLD实现虹膜图像数据的缓存和PCI接口模块，最终实现将虹膜图像快速 传输到PC机上。 技术方案本实用新型采用CPLD控制图像传感器，利用CPLD丰富的逻辑资源和引 脚控制CMOS图像传感器，并将采集的数据通过PCI总线直接传输到PC机上以便后续处理。 具体方案如下 —种虹膜采集传输装置，包括光学组件，图像传感器，SRAM控制芯片和PCI芯片'， 还包括可编程逻辑器件CPLD， CPLD包含图像传感器接口控制模块、SMM缓存模块和PCI接 口模块；其中光学组件的输出端连接图像传感器的输入端，图像传感器的输出端与图像传 感器接口控制模块的输入端连接，图像传感器接口控制模块的输出端与SMM缓存模块的 输入端连接，SMM缓存模块的输出端与PCI接口模块的输入端连接，SRAM缓存模块和SRAM 控制芯片相连接，PCI接口模块通过PCI总线与PCI芯片以及PC机连接。 本实用新型的虹膜采集传输装置所述光学组件为CCD相机。 本实用新型的虹膜采集传输装置所述图像传感器为黑白CMOS数字图像传感器。 有益效果 本实用新型通过图像传感器和CPLD的图像传感器接口控制模块相连，实现对图 像传感器的读写控制和驱动；SMM缓存模块和SRAM控制芯片相连，实现对虹膜图像数据的 缓存；PCI接口模块和PCI芯片相连，实现对从SRAM缓存的输出数据通过PCI总线，快速的 传输到PC机上实现显示，具有图像成像质量高，实时性好等优点。
图1为本实用新型的原理示意图。[0012] 图2为光学组件原理图。 图3为本实用新型CMOS图像传感器行时序示意图。 图4为本实用新型CMOS图像传感器幀时序示意图。
具体实施方式
以下结合附图对本实用新型的技术方案进行详细说明 根据装置的功能和设计要求，本实用新型提出了基于可编程逻辑器件(CPLD)的 硬件平台。如图l所示，为本实用新型的原理示意图，该装置包括光学组件，图像传感器， CPLD， SMM控制芯片和PCI芯片。其中，光学组件用以保证采集到满足识别需要的高质量 图像，图像传感器实现采集虹膜图像，通过图像传感器将采集到的虹膜图像输入至CPLD。在 CPLD内部主要有三个模块图像传感器接口控制模块、SRAM缓存模块和PCI接口模块。图 像传感器和CPLD的图像传感器接口控制模块相连，实现对图像传感器的读写控制和驱动； SRAM缓存模块和SRAM控制芯片相连，实现对虹膜图像数据的缓存；PCI接口模块和PCI芯 片相连，实现对从SMM缓存的输出数据通过PCI总线，快速的传输到PC机上实现显示。 该装置通过光学组件和图像传感器实现对虹膜图像的采集。通过图像传感器将采 集到的虹膜图像输入至CPLD。针对图像传感器的时序要求,需要构造传感器接口模块，首 先要通过CPLD进行控制，实现CPLD对图像传感器的读写控制和驱动；然后，将控制数据输 入至SMM缓存模块实现整桢图像数据的缓存，由于SRAM控制芯片时序控制较复杂，因此在 CPLD内构造缓存模块实现对SMM控制芯片的读写控制。最后，将SMM缓存模块缓存后的 输出数据输入至CPLD内构造的PCI:接口模块，该模块通过和PCI芯片的连接，最终实现对 从SRAM缓存的输出数据通过PCI总线，快速的传输到PC机上。 下面介绍本实用新型的详细实施过程 首先，光学组件和图像传感器相连,实现对虹膜图像的采集。 如图2所示，光学组件为CCD相机1 ，包括红外光LEI)灯2和白光LEI)灯3 。白光 LED灯3和红外光LED灯2交替，且均匀分布在图像传感器的周围。通过这种方式设置，可 以使得图像亮度分布均匀，而且能够非常好地显示虹膜的纹理图案，如斑点、细丝、条纹等 细节特征。 图像传感器选取OmniVision公司的0V7141黑白CMOS数字图像传感器。0V7141 的主要特性参数如下图像尺寸为3. 6mmX2. 7mm ;像素尺寸为5. 6 y mX 5. 6 y m ;像素数为 640X480像素(VGA) ，320X240像素(QVGA);信噪比> 46dB ;暗电流为30mv/s ;动态范围 为62dB;电源为DC 3.3V和DC 2. 5V ;功耗为40mW(工作)，30 y A(休眠)。0V7141内部嵌 入了一个8位A/D转换器，因而可以同步输出8位的数字视频流。在输出数字视频流的同 时，还可提供像素同步时钟PCLK，水平参考信号服EF以及帧同步信号VSYNC，以方便外部电 路读取图像。 为控制0V7141传感器，采用CPLD进行驱动控制。CPLD对CMOS图像传感器0V7141 的接口控制主要包括以下三部分数据输出电路接口、控制电路接口和]:IC总线接口。 数据输出电路接口实现0V7141和CPLD的数据连接，由于CMOS图像传感器的每一 个成像单元被单独编址，且0V7141内部嵌入了一个8位A/D转换器，因而可以同歩输出8 位的数字视频流。CPLD内部具有丰富的I/O引脚，因此,其数据线直接和CPLD的1/0端口相连即可。 控制电路接口实现CPLD对0V7141工作方式的控制。当CM0S图像传感器0V7141工 作于逐行扫描方式时，在输出一帧同步信号VSYNC后将输出一帧的数据，在每一行数据前 也会输出行同步信号(即水平参考信号服EF),每一个像素有效信号由像素同步时钟PCLK 控制。 图3给出了 CMOS图像传感器行时序示意图，图4给出了 CMOS图像传感器桢时序 示意图。由图3、图4可知，帧同步信号VSYNC标示一帧数据的开始。然后，在每一个PCLK 信号的作用下，在水平参考信号HREF有效期间，传感器顺序地从左到右依次输出每一个像 素数据。当 -帧的所有数据都输出后，则又产生-个帧同步信号VSYNC，开始下一帧数据的 传输。根据以上时序图的特点，通过将上述控制信号接入至CPLD，通过CPLD在产生复杂时 序逻辑控制方面的优势，实现控制信号电路接口 。 I I:C总线接口实现CPLD对0V7141寄存器的配置。CMOS图像传感器目前普遍采用 IIC总线功能集中的-一个子集，因此该接口比一个完整的主IIC总线更简单。IIC总线由双 向数据线SDA和时钟线SCL组成。IIC总线包括开始信号、结束信号、应答信号和数据有效 等状态。当SCL持续为高电平时，SM由"1"跳变到"0",表示开始信号；当SCL持续为高电 平时，SDA由"0 "跳变到"1 "，表示结束信号；在数据传输过程中，SDA在时钟高电平时有效， 低电平时更换数据。开始和结束信号均由主IIC产生，通过SM传输的数据以字节(8bit) 为单位，高位在前，低位在后，在每个字节后面由接收端发送一个低电平的应答信号。 IIC总线读写周期如下当要进行IIC总线写操作时,先发送所使用的CMOS传感 器特定:n)写地址，紧接着发送需要写的寄存器的地址(sub—address)，再发送数据(data); 当进行IIC总线读操作时，先发送所使用的CMOS传感器特定ID写地址，紧接着发送需 要写的寄存器的地址(sub—address)，再发送CMOS传感器特定ID读地址，最后接收数据 (data)。对于不同的CMOS传感器，它们的ID地址是不同的。0V7141为42H(写)，43H(读)。 硬件连接只需将0V7141的SIO—C、S]:()J〕分别输入至CPU)的I/O引脚。通过CPLD 的引脚模拟得到IIC总线的控制时序,实现对CMOS图像传感器的寄存器控制，实现对图像 传感器数据的读写与驱动。 通过CPLD的CMOS图像传感器控制单元，图像数据输入至SMM缓存模块缓存。在 CPLD内部构造SRAM缓存模块，并和SRAM控制芯片相连。SRAM控制芯片选用Cypreess公 司生产的CY7C106B。 这里，SRAM缓存模块采用SRAM乒乓缓存结构。这种结构是将输入数据流通过输 入数据选择单元的控制切换分配到两个数据缓冲区。同时通过输出数据选择单元按节拍、 相互配合的切换,将缓冲后的数据流连续进行处理。具体设计流程如下在第一个缓冲周 期，将输入数据流缓存到第一片SRAM中，在第二个缓冲周期，通过控制信号的切换,将输入 的数据流缓存到第二片SRAM中，并将第一片SRAM缓存的第一个周期的数据通过控制送入 下一处理单元(视频编码单元)。在第三个缓冲周期,通过控制权的再次切换，将输入的数 据流缓存到第一片SRAM,并将第二片SRAM缓存的第二个周期的数据通过控制权的切换，送 到下-一处理单元。如此循环，周而复始，很好的完成了对视频数据流的无缝缓冲和处理。 最后，将SMM缓存模块缓存后的输出数据输入至PCI接口模块。PCI的含义为外 设部件互联(Peripheral Component Interconnect) 。PCI局部总线是一种具有多路地址线和数据线的高性能的32/64位总线。它在高密度集成的外围控制器件,外围插件板和处理 器/存储器之间作为互联机构应用。这里，pci芯片选用的是美国plx公司推出的pci9054。 pci9054采用了先进的plx数据管道结构技术，可以使局部总线上的数据被快速传输到pci
总线上。在pc:[接口模块设计中，本实用新型采用了以下设计方式 1、传输方式的选择:pci9054作为总线主控设备，支持主设备、从设备和dma传输 三种传输方式。 主设备方式是指本地处理器用于pci总线控制权发起总线传输。
从设备方式，指pc:[总线上的主设备拥有pci总线控制权，发起总线传输，对本地
端操作。 dma传输方式是这种总线主控设备特有的，支持两个方向的传输。 根据实际需求，本实用新型主要采用从设备方式实现系统的高速存储，另外选择
固a方式备用。 2、工作模式的选择:pci9054支持三种工作模式c模式，j模式和m模式。c模式 是一种非复用总线工作模式可通过片内逻辑控制，将地址线和数据线分开。m模式是为与一 些特定处理器的无缝连接而设计的，硬件接口设计简单,无需任何多余的连接。j模式是一 种服用总线工作模式，它的好处是地址数据线没有分开,严格仿效pci总线的时序，为设计 者了解pci协议和更好地控制pci通信提供了良好的环境，但增加了很多的控制信号。 在实际设计中，为了逻辑控制简单可靠，选择了 c模式。 通过cpld内部的pci接口模块单元对pci9054接口芯片的时序逻辑控制，很好的 完成命令和参数的传递，实现了对sram缓存的输出数据通过pc]:总线迅速的传输到pc机上。
权利要求一种虹膜采集传输装置，其特征在于该装置包括光学组件，图像传感器，SRAM控制芯片和PCI芯片，还包括可编程逻辑器件CPLD，CPLD包含图像传感器接口控制模块、SRAM缓存模块和PCI接口模块；其中光学组件的输出端连接图像传感器的输入端，图像传感器的输出端与图像传感器接口控制模块的输入端连接，图像传感器接口控制模块的输出端与SRAM缓存模块的输入端连接，SRAM缓存模块的输出端与PCI接口模块的输入端连接，SRAM缓存模块和SRAM控制芯片相连接，PCI接口模块通过PCI总线与PCI芯片以及PC机连接。
2. 根据权利要求1所述的虹膜采集传输装置，其特征在于所述光学组件为CCD相机。
3. 根据权利要求1所述的虹膜采集传输装置，其特征在于所述图像传感器为黑白 CMOS数字图像传感器。
专利摘要本实用新型提供一种虹膜采集传输装置，属图像实时采集传输领域。该装置包括光学组件，图像传感器，SRAM控制芯片和PCI芯片，还包括可编程逻辑器件CPLD，CPLD包含图像传感器接口控制模块、SRAM缓存模块和PCI接口模块；本实用新型通过图像传感器和CPLD的图像传感器接口控制模块相连，实现对图像传感器的读写控制和驱动；SRAM缓存模块和SRAM控制芯片相连，实现对虹膜图像数据的缓存；PCI接口模块和PCI芯片相连，实现对从SRAM缓存的输出数据通过PCI总线，快速的传输到PC机上实现显示，具有图像成像质量高，实时性好等优点。
文档编号G06F13/28GK201548975SQ20092028340
公开日2010年8月11日 申请日期2009年12月17日 优先权日2009年12月17日
发明者陈苏婷 申请人:南京信息工程大学