数据存储设备和数据存储设备的控制方法

专利名称：数据存储设备和数据存储设备的控制方法
技术领域：
本发明涉及数据存储设备和该数据存储设备的控制方法。
背景技术：
在包括用作用于存储数据的数据存储单元的存储器(例如，DRAM(Dynamic Random Access Memory，动态随机存取存储器))的系统中，传统上使用存储器的省电功能已被采纳 为用于降低系统的功耗的方法。这里，应当注意，存储器的省电功能是用于使存储器转变为 断电状态或自刷新状态(self refreshstate)等的省电状态的功能。为了使省电功能更加有效，日本特开2006-331305号公报公开了使DDR SDRAM (Double-Data-Rate Synchronous DynamicRandom Access Memory,双倍速率同步云力 态随机存取存储器)转变为省电状态、然后中断该DDR SDRAM的终端电源的中断控制单元。 这里，作为DDR SDRAM的终端电路，已知基于JEDEC(Joint Electron Devices Engineering Council，电子器件工程联合委员会)标准的 SSTL2 (Stub Series Terminated Logicfor 2.5V，2. 5伏(V)的短线串联端接逻辑)接口。在符合SSTL2的终端电路中，通过终端电阻向多个信号线中的各信号线供给存储 器系统的电源电压(例如，2. 5V)的中间电压(例如，1.25V)。结果，即使DDR SDRAM转变为 省电状态，电流也可从用于供给中间电压的电源流向多个信号线，由此在终端电路中出现 由于这种电流流动而产生的功耗。此外，通过在DDR SDRAM的所有内存条(memory bank)进入空闲状态之后、使接口 的CKE信号转变为低电平，来进行使DDR SDRAM转变为断电模式。如果通过在空闲状态下 仅切换CKE信号的信号电平使状态转变为省电状态，则接口中分别存在高信号电平和低信 号电平。因此，如果照原样中断终端电源，则电流通过终端电路从高电平信号流向低电平信 号，由此出现由于电流流动而产生的功耗。在日本特开2006-331305号公报中，为了解决如上所述的这种问题，设置了终端 电源用的两个中断单元。即，由独立的中断单元分别控制高电平信号和低电平信号，从而在 终端电源被中断时限制电流流动，由此降低终端电路中的功耗。然而，在日本特开2006-331305号公报所公开的该方法中，由于为终端电源设置 了两个中断单元，因此这些中断单元仍然耗电。因而，在存储器未转变为省电状态的普通操 作时，功耗增加。

发明内容
考虑到上述相关技术完成了本发明，并且本发明的目的是提供改进的数据存储设 备以及该改进的数据存储设备的控制方法。此外，本发明的目的是在数据存储设备中提供用于实现降低功耗的机构。根据本发明的一个方面，一种数据存储设备，包括数据存储部件，用于存储数据； 操作控制部件，用于控制所述数据存储部件的操作，从而通过包括多个信号线的总线向所述数据存储部件发送数据或从所述数据存储部件接收数据；判断部件，用于判断使所述数 据存储设备转变为省电状态的条件是否成立；基准电压供给部件，用于向所述多个信号线 供给基准电压；以及电力控制部件，用于在由所述判断部件判断为使所述数据存储设备转 变为所述省电状态的条件成立的情况下，将所述操作控制部件要输出至所述多个信号线的 信号的状态固定至特定信号状态，并且进行控制以停止由所述基准电压供给部件供给所述 基准电压。根据本发明的另一方面，一种数据存储设备的控制方法，所述数据存储设备包括 数据存储部件，用于存储数据；操作控制部件，用于控制所述数据存储部件的操作，从而通 过包括多个信号线的总线向所述数据存储部件发送数据或从所述数据存储部件接收数据； 以及基准电压供给部件，用于向所述多个信号线供给基准电压，所述控制方法包括以下步 骤判断步骤，用于判断使所述数据存储设备转变为省电状态的条件是否成立；信号状态 固定步骤，用于在所述判断步骤中判断为使所述数据存储设备转变为所述省电状态的条件 成立的情况下，使电力控制部件将所述操作控制部件要输出至所述多个信号线的信号的状 态固定至特定信号状态；以及停止步骤，用于在所述判断步骤中判断为使所述数据存储设 备转变为所述省电状态的条件成立的情况下，使得所述电力控制部件停止由所述基准电压 供给部件供给所述基准电压。根据以下参考附图对典型实施例的说明，本发明的其它特征将变得明显。


包含在说明书中并构成说明书的一部分的附图示出本发明的多个实施例、特征和 方面，并和说明书一起用来解释本发明的原理。图1是示出可应用根据本发明的数据存储设备的图像处理设备的框图。图2是示出控制设备10的结构的框图。图3是用于说明主控制器100的内部电路的框图。图4是示出DRAM控制器208和DRAM 101之间的连接结构的框图。图5是示出DRAM控制器208的省电控制操作的流程图。图6是用于说明由省电控制电路213所进行的操作的时序图。图7是用于说明由省电控制电路213所进行的操作的流程图。
具体实施例方式现在，将参考示出本发明的各种典型实施例的附图来详细说明本发明。在附图中， 利用相同的附图标记来表示所有图中相同的元件或部件，并且省略对其的重复说明。第一实施例在下文，将参考附图来说明用于执行本发明的最佳模式。图1是示出可应用根据本发明的数据存储设备的图像处理设备的框图。图1示出可应用根据本发明的数据存储设备的图像处理设备1。在图1中，控制设备10整体控制图像处理设备1。此外，控制设备10基于从扫描器单元11、作为外部设备 的主计算机或通过PSTN (Public Switched Telephone Network，公共交换电话网络)线路 (即，公共线路)所连接的传真机等接收到的图像数据，进行图像处理等，并且通过打印机单元12在例如记录纸张上形成通过图像处理所获得的图像。扫描器单元11将原稿读取为图像数据，并将所读取的图像数据发送至控制设备10。尽管没有示出，但扫描器单元11包括具有读取原稿的功能的扫描器、和具有进给并输 送原稿文档的功能的原稿文档进给器。打印机单元12输送记录纸张，以电子照相方式将从控制设备10接收到的图像数 据作为可视图像打印在记录纸张上，并且排出其上已打印了可视图像的记录纸张。尽管没 有示出，打印机单元12包括纸张进给单元，其具有多种类型的记录纸张盒；标记单元，其 具有将图像数据转印至记录纸张并对所转印的图像数据定影的功能；以及纸张排出单元， 其具有分别整理并装订其上已打印了图像的记录纸张、并将处理后的记录纸张排出该设备 外的功能。电源单元13是使用交流商用电源(S卩，AC电源)作为输入源的电源电路。更具 体地，电源单元13生成用于向控制设备10、扫描器单元11和打印机单元12供给DC电压和 /或AC电压的电压113。此外，电源单元13根据来自控制设备10的供给信号116，改变DC 电压的电压电平。操作面板14用于响应于来自操作者(即，用户)的指令，进行使打印机单元12基 于由扫描器单元11所读取的原稿进行图像形成的各种设置。例如，操作面板14用于输入 要形成图像的份数、与图像形成的浓度有关的信息以及用于读取原稿的扫描器单元的读取 分辨率(例如，300dpi、600dpi等)的选择。图2是示出图1所示的控制设备10的结构的框图。在图2中，控制设备10具有主控制器100。这里，用于处理从扫描器单元11等接 收到的图像数据的图像处理块、和用于整体控制主控制器100的CPU(Central Processing Unit,中央处理单元)201 (图3)内置于主控制器100中。此外，主控制器100配备有用于分别连接外部装置的接口。这里，这些接口包括 DRAM总线115、扫描器接口 110、打印机接口 111和操作面板接口 114。更具体地，DRAM总 线115用于向DRAM 101发送数据或从DRAM 101接收数据，扫描器接口 110用于从扫描器 单元11接收图像数据，并且打印机接口 111用于向打印机单元12发送图像数据。此外，操 作面板接口 114用于从操作面板114接收输入指令，并将与操作画面、消息等有关的数据发 送至操作面板14。通用总线112是连接有ROM (Read Only Memory，只读存储器)102、调制解调器103 等的各种装置的总线，其中，ROM 102用于存储由主控制器100所使用的系统程序。DRAM 101连接至DRAM总线115，并且由主控制器100的CPU 201 (图3)将DRAM 101用作为图像处理块用的工作区域和图像数据保持存储器。此外，将从ROM 102传送来 的各种程序存储在DRAM 101中，并且由主控制器100的CPU 201 (图3)进行控制。此外， DRAM 101具有能够在保持数据时降低功耗的自刷新功能作为省电功能。顺便提及，将说明DRAM 101的自刷新操作。通常，DRAM通过在该DRAM内部所设置的存储元件中累积电荷来保持或存储信息， 并且基于各存储元件中有无电荷的两种状态来表现与1比特相对应的信息。因此，存储元 件中的电荷丢失的事实意味着信息丢失，即数据丢失。然而，如果不进行任何电荷保持操作而原样维持DRAM的各存储元件，则电荷泄漏并且流出电流，由此如果经过了预定时间，则相关存储元件中的电荷丢失。结果，对于DRAM 有必要定期补充存储元件的电荷以防止数据丢失。该操作被称为刷新操作。 基本上，由用于进行DRAM的操作控制的存储器控制器(即，图3所示的DRAM控 制器208)定期对DRAM (即，DRAM 101)进行该DRAM的存储元件的刷新操作。在刷新模式 (即，第一刷新模式)下，DRAM 101响应于从DRAM控制器208发送来的信号，进行上述刷新 操作。另一方面，在DRAM总线115被设置为停用状态的情况下，不能够从DRAM控制器 208对DRAM 101进行刷新操作。由于该原因，DRAM 101自身通过使用二次电源来进行刷新 操作。该操作被称为自刷新操作。在自刷新模式(即，第二刷新模式)下，DRAM 101进行 上述自刷新操作。顺便提及，尽管可以使用各种类型的存储器作为DRAM101，但在本实施例中，假定 使用 DDR SDRAM (Double-Data-Rate SDRAM，双倍速率 SDRAM)作为 DRAM 101。这里，应当注 意，DDR SDRAM是基于通过将存储器总线时钟增加至SDRAM时钟的两倍来实现高速存储器 传送的存储器标准的SDRAM。此外，DRAM总线 115 是基于例如 S STL2 (Stub SeriesTerminated Logic for 2.5V，2. 5伏的短线串联端接逻辑)标准的。设置该标准，从而向各信号线供给存储器系统 的电源电压(例如，2. 5V)的中间电压(例如，1. 25V)。根据SSTL2标准，对于构成DRAM总 线115的每个信号线的信号电平，将比诸如1. 25V等的基准电位(VREF)高0. 35V以上即等 于或高于1.6V的电平看作为H(高)电平。另一方面，将比该基准电位低0.35V以上即等 于或低于0.90V的电平看作为L(低)电平。调制解调器103 连接至 NCU (Network Control Unit，网络控制单元)104，NCU 104 进一步连接至PSTN线路(即，公共网络)。调制解调器103可以通过调制从主控制器100 接收到的图像数据等、然后将调制后的图像数据传送至NCU 104，经PSTN线路向外部传真 机等发送图像数据。此外，NCU 104可以通过PSTN线路接收从外部传真机发送来的传真数 据。网络I/F(接口)105通过LAN (Local Area Network，局域网)，从作为外部设备的 未示出的主计算机接收(包括与要由图像处理设备1处理的图像数据有关的信息的)打印 数据等。控制设备电源107接收来自电源单元13的电压，通过转换所接收到的电压来生成 控制设备10中所设置的主控制器100等的电路用的各个驱动电压，并将所生成的驱动电压 供给至各个电路。VT电源(即，终端电源)106是以下基准电压供给单元该基准电压供给单元接收 来自控制设备电源107的电压，由此生成要通过终端电阻施加至DRAM总线115的各个数据 信号线(即，后面所述的图4中示出的信号线310 321)的电压(即，基准电压)。更具体 地，在VT电源106中，通过信号线117从主控制器100接收到VT电源中断信号，并且响应 于所接收到的VT电源中断信号，进行电源接通控制和电源断开控制。这里，在电源接通控 制时，输出根据作为DRAM (DDR SDRAM) 101的接口的SSTL2标准的中间电位的电压(例如， 1. 25V的电压)。此外，在电源断开控制时，在高阻抗状态下输出电压。在VT电源106中，在电源和DRAM总线115之间插入调节器等的稳压单元，并且响应于VT电源中断信号来切换该调节器的输出。可选地，在VT电源106中，可以在VT电源 的输出和DRAM总线115之间插入半导体开关，从而响应于VT电源中断信号对该半导体开 关进行接通/断开控制。图3是用于说明图2所示的主控制器100的内部电路的框图。在图3中，CPU 201整体控制主控制器100。此外，CPU 201连接至用于在主控制 器100中所设置的多个电路之间发送/接收数据和控制信号的系统总线220。DMAC (Direct Memory Access Controller，直接存储器存取控制器)(A) 202 是用 于将从图像处理块(A) 205输入的图像数据DMA (Direct Memory Access，直接存储器存取) 传送至DRAM101的控制电路。此外，图像处理块(A) 205是对从扫描器接口 110输入的图像数据进行图像处理的 电路块。例如，图像处理块(A) 205具有对图像数据进行阴影校正的功能。更具体地，在阴 影校正时，对于通过读取原稿所获得的图像数据中与主扫描方向(即，垂直于原稿输送方 向的方向)上的一行相对应的数据，在主扫描方向上的各位置处进行预定亮度校正。DMAC⑶203是用于通过系统总线220将DRAM 101中所存储的图像数据DMA传送 至图像处理块(B) 206的控制电路。例如，图像处理块(B) 206是具有以下功能的电路块对 所输入的图像数据进行预定平滑处理、同时将处理后的图像数据发送至打印机接口 111。DMAC(C) 204是用于通过系统总线220将DRAM 101中所存储的图像数据DMA传送 至图像处理块(C) 207的控制电路。例如，图像处理块(C) 207是具有以下功能的电路块对 所输入的图像数据进行图像数据格式转换处理(例如，将位图格式数据转换成JPEGCJoint Photographic Experts Group，联合图像专家组)格式数据)、变倍处理和图像转动处理等。DRAM控制器208控制DRAM 101的操作，使得通过DRAM总线115在DRAM控制器208 和DRAM 101之间发送/接收各种数据。此外，DRAM控制器208是调整CPU 201、DMAC (A) 202、 DMAC (B) 203和DMAC (C) 204针对DRAM 101的存取请求、并且还控制对于DRAM 101的存取的 控制器。如果从CPU 201、DMAC (A) 202、DMAC (B) 203 和 DMAC (C) 204 同时向 DRAM 101 传送存 取请求，则存取调整电路209判断应当使这些存取请求中的哪个存取请求优先。此外，存取 调整电路209是进行控制以使得从存取优先的DMAC向DRAM 101传送数据的电路。存取控制电路210基于由存取调整电路209选择出的并且与DRAM 101进行数据 传送的DMAC对DRAM总线115的使用请求信号，生成用于存取DRAM 101的各种控制信号。 此外，存取控制电路210响应于通过信号线221从后面所述的省电控制电路213接收到的 信号，进行控制以使得DRAM 101转变为自刷新状态(S卩，自刷新模式)。选择器电路211响应于通过信号线222从省电控制电路213接收到的DRAM总线 选择信号，切换要输出至SSTL2I/F缓冲器212的信号。在从省电控制电路213没有接收到 DRAM总线选择信号的普通操作时，选择器电路211使得从存取控制电路210向SSTL2I/F 缓冲器212输出数据。此外，如果从省电控制电路123接收到DRAM总线选择信号，则针对 DRAM总线115的输出信号，选择器电路211将电平已切换至低电平的信号输出至SSTL2I/F 缓冲器212。SSTL2 I/F缓冲器212具有分别针对一起构成DRAM总线115的各个数据信号线所设置的多个缓冲器电路。
这里，应当注意，构成DRAM总线115的多个数据信号线包括如图4所示的以下信号线。
CK (Clock,时钟)线 310 /CK (Clock,时钟)线 311 /CS(Chip Select，芯片选择)线 312 /RAS (Row Address Strobe，行地址选通脉冲)线 313 /CAS (Column Address Strobe，列地址选通脉冲)线 314 /WE (Write Enable,写入使能)线 315 BA(Bank Address，库地址)线 316 A (Address，地址)线 317 DM (Data Mask，数据掩模)线 318 CKE (Clock Enable,时钟使能)线 319 DQ (Data,数据)线 320 DQS(Data Strobe，数据选通脉冲)线 321顺便提及，构成DRAM总线115的信号线可以包括除上述信号线以外的数据线。这里，将参考图4来说明DRAM控制器208和DRAM 101之间的连接结构。顺便提 及，应当注意，通过DRAM总线115建立这种连接。g卩，图4是示出DRAM控制器208和DRAM 101之间通过DRAM总线115的连接结构 的框图。在图4中，示出了电阻器301。这里，电阻器301串联连接至构成DRAM总线115的 信号线310 321。此外，设置终端电阻用的电阻器302，从而通过使用VT电源106将DRAM总线115 的各个信号线310 321的电压上拉至终端电压。如图4所示，通过电阻器302将来自VT 电源106的电源电压供给至各个信号线310 321。以下将返回对图3所示的电路结构的说明。SSTL2I/F缓冲器212用作图4所示的DRAM总线115的各个信号线310 319用 的输出缓冲器电路，并且用作DQ信号线320和DQS信号线321各自用的双向缓冲器电路。DLL (Delay Lock Loop，延迟锁相环)控制电路214基于从存取控制电路210输出 的时钟，生成分别通过DRAM总线115的时钟信号供给线310和311输出至DRAM 101的时 钟信号(CK、/CK)。更具体地，DLL控制电路214利用从选择器电路211输出的数据进行相 位调整，并且生成均要输出至DRAM 101的时钟信号CK和通过反转时钟信号CK所得的时钟 信号/CK。此外，DLL控制电路214通过基于从省电控制电路213输出的DLL待机信号223转 变为待机状态，停止向DRAM总线115输出时钟信号CK和时钟信号/CK。如果从省电控制电路213输出的DLL待机信号223被中断，则DLL控制电路214 从待机状态返回。然而，在这种情况下，从DLL待机信号223中断到重新开始向DRAM总线 115输出时钟信号CK和时钟信号/CK，需要预定时间。这里，应当注意，该预定时间等同于 从时钟相位控制完成到使DRAM时钟返回至DRAM可存取的相位的时间，并且该预定时间根 据DLL控制电路的结构和控制方法而不同。
随后，在通过系统总线220从CPU 201接收到省电控制请求信号的情况下，省电控 制电路213对DRAM控制器208进行省电控制。这里，应当注意，由省电控制电路213接收到来自CPU 201的省电控制请求信号的 情况等同于由主控制器100的CPU 201判断为使图像处理设备1转变为预定省电状态的条 件成立的情况。例如，在以下情况⑴ (3)至少之一情况下，省电控制电路213使图像处理设备 1转变为省电状态。即，省电控制电路213使DRAM 101转变为自刷新状态，并且还切换DRAM 总线115的信号电平，由此对VT电源106进行电源断开控制。情况(1)判断为在预定时间内，网络I/F 105通过LAN从作为外部设备的主计算 机没有接收到包括要由图像处理设备1进行图像形成处理的图像数据的打印数据。情况(2)判断为NCU 104通过PSTN线路从作为外部设备的传真机没有接收到包 括要由图像处理设备1进行图像形成处理的图像数据的打印数据。情况(3)判断为操作面板14在预定时间内没有接收到操作者的输入。省电控制电路213包括两个计数器电路(S卩，计数器1和计数器2)、以及用于分 别设置各个计数器电路用的计数值的两个寄存器电路(即，计数器1设置寄存器和计数器 2设置寄存器)。应当注意，在使图像处理设备1从省电状态返回的情况下，这些电路用于 设置在释放DLL待机信号223之后、释放信号线117上的VT电源中断信号和信号线222上 的DRAM总线选择信号的开始定时。在下文，将参考图5和6来说明要由DRAM控制器208进行的省电控制时的操作。图5是用于说明要由DRAM控制器208进行的省电控制时的操作的流程图。这里， 应当注意，该流程图中所述的处理与由CPU 201基于ROM 102中存储的(或者从ROM 102 传送来、然后存储在DRAM 101中的)程序所进行的省电控制相对应。在步骤S401中，如果由CPU 201判断为使图像处理设备1转变为预定省电状态的 条件成立(步骤S401中为“是”)，则流程进入步骤S402，从而向省电控制电路213输出省 电控制请求信号。基于由接收到该省电控制请求信号的省电控制电路213进行的操作(S卩，控制)， DRAM 101转变为自刷新模式，由此从终端电源通过存储器总线向终端的供电被中断。顺便 提及，后面将参考图6和7来说明省电控制电路213的具体操作。顺便提及，假定在步骤S401中由CPU 201判断为使图像处理设备1转变为预定省 电状态的条件成立的情况与例如进行以上判断情况⑴ ⑶至少之一的情况相对应。随后，在步骤S403中，CPU 201保持省电状态，直到判断为使图像处理设备1从省 电状态返回的条件成立为止(即，直到在步骤S403中获得“是”为止)。如果在步骤S403中 由CPU 201判断为使图像处理设备1从省电状态返回的条件成立(步骤S403中为“是”)， 则流程进入步骤S404，从而向省电控制电路213输出省电控制释放信号。通过接收到省电控制释放信号的省电控制电路213的操作来释放从终端电源向 存储器总线的终端供电的中断，然后DRAM 101转变为普通模式。后面将参考图6来说明省 电控制电路213的操作。顺便提及，假定在步骤S403中由CPU 201判断为使图像处理设备1从省电状态返 回的条件成立的情况与例如以下情况(4) (6)至少之一被判断为来自未示出的中断控制单元的中断信号的情况相对应。情况⑷网络I/F 105通过LAN从作为外部设备的主计算机接收到包括要由图 像处理设备1进行图像形成处理的图像数据的打印数据。情况(5) =NCU 104通过PSTN线路从作为外部设备的传真机接收到包括要由图像 处理设备1进行图像形成处理的图像数据的打印数据。情况(6)操作面板14接收到操作者的输入。顺便提及，假定在由省电控制电路213正在进行省电控制时，CPU 201没有存取 DRAM 101。然后，在步骤S404中释放了省电控制电路213的省电控制之后，CPU 201可以 存取 DRAM101。随后，将参考图6所示的时序图来说明在DRAM控制器208的省电控制时、由省电 控制电路213进行的操作。S卩，图6是用于说明在DRAM控制器208的省电控制时、由省电控制电路213所进 行的操作的时序图。图6示出省电控制电路213的输入和输出信号、VT电源106的输出状态以及DRAM 总线115的信号线310 319上供给的输出信号。顺便提及，假定图6所示的省电控制电 路213的输入和输出信号的电平根据省电控制电路213的电路结构而变化。此外，图6示 出各个时刻TO Tll。在时刻T0，如果省电控制电路213从CPU 201接收到省电控制请求信号(即，步 骤S402中所发送的信号)，则在时刻Tl，省电控制电路213对存取控制电路210进行转变 控制，使得DRAM101转变为自刷新状态。顺便提及，省电控制电路213通过通知自刷新转变 请求来进行使DRAM 101转变为自刷新状态的转变控制。这里，接收到自刷新转变请求的存取控制电路210向DRAM总线115输出自刷新命 令，然后将CKE线319上的信号的电平从高设置为低。因而，进行使DRAM 101转变为自刷 新状态的转变。然后，如果使DRAM 101转变为自刷新状态的转变完成，则存取控制电路210 通过使用转变完成信号来向省电控制电路213通知使DRAM 101转变为自刷新状态的转变 完成。在时刻T2，如果省电控制电路213从存取控制电路210检测到使DRAM 101转变为 自刷新状态的转变完成，则在时刻T3，省电控制电路213向选择器电路211输出DRAM总线
选择信号。接收到DRAM总线选择信号的选择器电路211将到DRAM总线115的输出信号线 312 319的输出信号从来自存取控制电路210的输出信号切换为电平固定为低的信号 (即，电压值低于DRAM总线115的输出信号线310 319的基准电压的低电平信号)(信号 状态固定)。在时刻T4，省电控制电路213向DLL控制电路214输出DLL待机信号223，以使 DLL控制电路214转变为待机状态，由此停止向DRAM总线115输出时钟信号CK和时钟信号 /CK。这里，将直到此时为止所发送的CK线310和/CK线311上的信号的电平固定为低。顺便提及，可以停止从存取控制电路210输出至DRAM时钟生成电路(未示出)的时钟，以停止向DRAM总线115输出时钟信号CK和时钟信号/CK。在这种情况下，可以进一 步降低DRAM时钟生成电路的功耗。
在时刻T5，省电控制电路213通过信号线117向VT电源106输出VT电源中断信号，由此停止从VT电源106向DRAM总线115供给基准电压。顺便提及，在图6所示的时序 图中，在时刻Τ4输出了 DLL待机信号223之后，在时刻T5输出信号线117上的VT电源中 断信号。然而，可以同时输出这些信号。如果在时刻T 5输出信号线117上的VT电源中断信号，则VT电源106的输出电 压从1. 25V转变为0V。在这种情况下，转变时间根据VT电源106所连接至的布线的负荷容 量(即，基板上的图案和电容器等的容量)而不同。在图6所示的时序图中，转变时间为约 几百毫秒，并且与其它信号相比，输出电压慢慢地转变。随后，在时刻T6，如果省电控制电路213通过系统总线220从CPU 201接收到省 电控制返回信号，则在时刻T7，省电控制电路231释放针对DRAM时钟生成电路的DLL待机 信号223。如果释放了 DLL待机信号223，则DLL控制电路214的待机状态被释放。随后， 在时刻T8，省电控制电路213释放针对VT电源106的、信号线117上的VT电源中断信号。 因而，开始从VT电源106向DRAM总线115供给基准电压。这里，从释放DLL控制电路214的待机状态到完成时钟相位控制，需要预定时间 (例如，500 μ sec)。此外，从由VT电源106接收到对信号线117上的VT电源中断信号的释 放到由VT电源106输出充足的输出电压作为DRAM 101的终端电压，需要预定时间(例如， 300 μ sec)。在图6所示的时序图中，在自在时刻T7释放了 DLL待机信号223起、经过了 200 μ sec之后，在时刻T8释放信号线117上的VT电源中断信号。因而，可以在DLL待机 信号223的时钟相位控制完成之前，由VT电源106开始输出基准电压。如果在DLL待机信 号223的时钟相位控制完成之后由VT电源106开始输出基准电压，则需要800 μ sec来完 成这两个释放控制，由此释放时间被缩短了 300 μ sec。因而，假定CPU 201在用于对释放省 电控制电路213中的VT电源中断信号开始计时的计数器设置寄存器(即，计数器1设置寄 存器)中预先设置与200 μ sec相对应的计数值，并且还在用于对释放DRAM总线选择信号 开始计时的计数器设置寄存器(即，计数器2设置寄存器)中预先设置与300 μ sec相对应 的计数值。在自时刻T8起经过了 300 μ sec之后的时刻T9，省电控制电路213释放由选择器 电路211所输出的DRAM总线选择信号，并且将除CKE线319上的信号以外的、要输出至DRAM 总线115的输出信号切换至来自存取控制电路210的输出信号。接受了对DRAM总线选择信号的释放的选择器电路211将要输出至DRAM总线115 的输出信号线312 319的输出信号从电平固定为低的信号切换至来自存取控制电路210 的输出信号(信号状态释放)。此外，由于时钟相位控制完成，因此向CK线310和/CK线 311输出振荡信号。随后，在时刻T10，省电控制电路213释放自刷新转变请求信号，以请求存取控制 电路210进行从自刷新状态的返回控制。接受了对自刷新转变请求信号的释放的存取控制电路210针对DRAM总线115，将 CKE线319上的信号的电平从低设置为高，由此进行使DRAM 101转变为自刷新状态的转变。然后，存取控制电路210通过使用自刷新转变完成信号，向省电控制电路213通知 从自刷新状态返回完成。
如果从存取控制电路210通知了从自刷新状态返回完成，则在时刻T11，省电控制 电路213完成省电控制，并且向CPU 201通知省电控制完成。顺便提及，在图6中，当CPU 201输出省电控制请求信号时，DRAM 101的所有内存 条都处于空闲状态。然而，这种情况下，假定DRAM 101可以处于除自刷新状态以外的状态。此外，在时刻T1之后，假定如果DRAM 101处于除空闲状态以外的状态，例如如果 DRAM 101正被存取，则存取控制电路210在DRAM 101进入空闲状态之后，输出自刷新命令 (即，自刷新转变请求信号)。随后，将参考图7所示的流程图来说明由省电控制电路213进行的操作。在步骤S701中，如果省电控制电路213从CPU 201接收到省电控制请求信号(步 骤S701中为“是”)，则省电控制电路213请求存取控制电路210进行控制，以使得DRAM 101 转变为自刷新状态(步骤S702)。在步骤S703中，如果省电控制电路213从存取控制电路210检测到使DRAM 101转 变成自刷新状态的转变完成(步骤S703中为“是”)，则省电控制电路213通过信号线222 向选择器电路211输出DRAM总线选择信号(步骤S704)。然后，在步骤S705中，省电控制电路213向DRAM时钟生成电路输出DLL待机信号 223。在步骤S706中，省电控制电路213通过信号线117向VT电源106输出VT电源中
断信号。在步骤S707中，省电控制电路213待机，直到从CPU 201接收到省电控制返回请 求为止(步骤S707中为“否”)。然后，如果从CPU 201接收到省电控制返回请求(步骤 S707中为“是”)，则省电控制电路213输出DLL待机信号223 (步骤S708)。在步骤S709中，省电控制电路213开始对用于开始释放VT电源的中断的计时 器(即，计数器1)计数。如果计数值达到计数器1设置寄存器的设置值(步骤S710中为 “是”)，则省电控制电路213完成对计数器1的计数，并且释放信号线117上的VT电源中断 信号的输出(步骤S711)。在步骤S712中，省电控制电路213开始对用于开始释放DRAM总线选择信号的计 时器(即，计数器2)计数。如果计数值达到计数器2设置寄存器的设置值(步骤S713中 为“是”)，则省电控制电路213完成对计数器2的计数，并且释放信号线222上的DRAM总 线选择信号(步骤S714)。接着，在步骤S715中，省电控制电路213请求存取控制电路210进行控制，以使得 DRAM 101从自刷新状态返回。在步骤S716中，如果从存取控制电路210检测到DRAM 101从自刷新状态释放完 成(步骤S716中为“是”)，则省电控制电路213结束省电控制。随后，为了表明本发明的效果，将参考图6所示的时序图来说明图4所示的电阻器 301和302中的功耗变化。顺便提及，功耗的数值根据DRAM总线115上的信号数量、总线的宽度以及电阻器 301和302的阻抗而变化。此外，功耗根据在VT电源106的接通和断开各个状态下、DRAM 总线115的各个信号电平的状态(即，高电平信号的数量和低电平信号的数量)而变化。在图6中，在DRAM 101从空闲状态转变为自刷新状态之前(S卩，在时刻T1之后的CKE线319上的信号的电平切换为低电平之前)，电阻器(即，终端)301和302中消耗了约 430mff的功率。在本发明中，在DRAM 101的自刷新状态下将DRAM总线115上的输出信号设置为 低电平之后，如果断开VT电源106，则电阻器301和302中的功耗(即，终端功耗)变为 OmW0这里，假定不应用本发明。在这种情况下，如果在DRAM101仍处于空闲状态时、断 开VT电源106，则电阻器(即，终端)301和302中消耗了约230mW的功率。结果，在不应用本发明的情况下，如果仅断开VT电源106，则不能期望充分降低功耗。此外，VT电源106自身消耗功率。尽管当VT电源106断开时功耗为OmW，但当VT 电源106接通时，所消耗的功率根据DRAM总线115的各信号电平的状态而变化。在图4所示的电路结构中，在空闲状态下由VT电源106的调节器所消耗的功率是 约lOOmW。顺便提及，如果VT电源106的调节器的结构增加从而中断VT电源106，则在VT 电源106接通时所消耗的功率增加。通过使VT电源106的电路结构与本发明的电路结构一样小，可以降低图像处理设 备1的功耗。顺便提及，在本实施例中，由省电控制电路213的硬件来进行功耗控制。然而，可 以在CPU 201的控制下利用软件来控制省电控制电路213的操作。如上所述，为了在DRAM 101转变为自刷新状态的情况下实现更大程度的省电，在 对VT电源进行断开控制的情况下，DRAM控制器208将DRAM总线115的输出信号的电平改 变为低电平，然后固定相关的电平。随后，在DRAM控制器208将DRAM总线115的输出信号 电平固定至低电平之后，VT电源断开。因而，针对与使DRAM 101转变为自刷新状态有关的 CKE信号，可以防止电流流动，因而可以维持CKE信号的低电平状态。S卩，在DRAM 101转变 为自刷新状态(即，省电状态)的情况下，由于电流通过终端电路从高电平信号流向低电 平信号(即，电流从高电平信号变为低电平信号)，因此可以防止该终端中出现不必要的功耗。此外，VT电源中断单元(即，VT电源106)可以包括一个调节器和一个半导体开 关，由此可以通过小型电路结构来降低功耗。换言之，即使在没有转变为省电状态的普通操 作时，也可以降低VT电源中断单元中的功耗，由此可以实现更大程度的省电。顺便提及，上述各种信号线的结构不局限于本实施例。即，无需说明，可以根据用 途和期望目的来使用各种结构和内容。本发明的实施例如上所述。此外，应当注意，可以将本发明作为例如系统、设备、方 法、程序或存储介质等来执行。更具体地，本发明可应用于包括多个装置的系统或者仅包括 一个装置的设备。顺便提及，在本实施例中，将图像处理设备作为根据本发明的数据存储设备的例 子来说明。然而，本发明可应用于任何设备，只要该设备具有可以利用省电功能转变为省电 状态的上述DRAM等的数据存储单元即可。例如，根据本发明的数据存储设备可应用于个人 计算机。其它实施例
还可以通过读出并执行存储装置上所记录的程序以进行上述实施例的功能的系统或设备的计算机(或者CPU或MPU等的装置)以及通过以下方法来实现本发明的方面， 其中，由系统或设备的计算机通过例如读出并执行存储装置上所记录的程序以进行上述实 施例的功能，来进行该方法的步骤。为了该目的，例如，经由网络或者从用作存储装置的各 种类型的记录介质(例如，计算机可读介质)向计算机提供该程序。在这种情况下，系统或 设备以及存储有程序的记录介质包括在本发明的范围内。尽管已经参考典型实施例说明了本发明，但是应该理解，本发明不限于所公开的 典型实施例。所附权利要求书的范围符合最宽的解释，以包含所有这类修改以及等同结构 和功能。
权利要求
一种数据存储设备，包括数据存储部件，用于存储数据；操作控制部件，用于控制所述数据存储部件的操作，从而通过包括多个信号线的总线向所述数据存储部件发送数据或从所述数据存储部件接收数据；判断部件，用于判断使所述数据存储设备转变为省电状态的条件是否成立；基准电压供给部件，用于向所述多个信号线供给基准电压；以及电力控制部件，用于在由所述判断部件判断为使所述数据存储设备转变为所述省电状态的条件成立的情况下，将所述操作控制部件要输出至所述多个信号线的信号的状态固定至特定信号状态，并且进行控制以停止由所述基准电压供给部件供给所述基准电压。
2.根据权利要求1所述的数据存储设备，其特征在于，所述电力控制部件在将所述操 作控制部件要输出至所述多个信号线的信号的状态固定至所述特定信号状态之后，进行控 制以停止由所述基准电压供给部件供给所述基准电压。
3.根据权利要求1或2所述的数据存储设备，其特征在于，所述判断部件判断使所述数据存储设备从所述省电状态返回的条件是否成立，以及在由所述判断部件判断为使所述数据存储设备从所述省电状态返回的条件成立的情 况下，所述电力控制部件控制所述基准电压供给部件以重新开始供给所述基准电压，并且 进行控制以释放对所述操作控制部件要输出至所述多个信号线的信号的状态的固定。
4.根据权利要求3所述的数据存储设备，其特征在于，在重新开始由所述基准电压供 给部件供给所述基准电压之后，所述电力控制部件进行控制以释放对所述操作控制部件要 输出至所述多个信号线的信号的状态的固定。
5.根据权利要求1或2所述的数据存储设备，其特征在于，所述特定信号状态是所述操 作控制部件输出电压值比所述多个信号线的基准电压低的低电平信号的状态。
6.根据权利要求1或2所述的数据存储设备，其特征在于，所述基准电压供给部件通过 所述数据存储设备的终端电阻向所述多个信号线供给所述基准电压。
7.根据权利要求1或2所述的数据存储设备，其特征在于，所述数据存储部件是进行用于保持数据的刷新操作的动态随机存取存储器即DRAM，以及所述数据存储设备还包括发送部件，所述发送部件用于通过所述总线发送使所述动态 随机存取存储器进行所述刷新操作的信号。
8.根据权利要求7所述的数据存储设备，其特征在于，所述动态随机存取存储器在第 一刷新模式和第二刷新模式中的任一模式下进行所述刷新操作，其中，所述第一刷新模式 用于基于通过所述总线输入的且使得进行所述刷新操作的信号进行所述刷新操作，所述第 二刷新模式用于在未使用使得进行所述刷新操作的信号的情况下进行所述刷新操作。
9.根据权利要求1或2所述的数据存储设备，其特征在于，在由所述判断部件判断为使 所述数据存储设备转变为所述省电状态的条件成立的情况下，所述操作控制部件进行控制 以中断通过时钟供给信号线供给至所述数据存储部件的时钟信号。
10.一种数据存储设备的控制方法，所述数据存储设备包括数据存储部件，用于存储 数据；操作控制部件，用于控制所述数据存储部件的操作，从而通过包括多个信号线的总线 向所述数据存储部件发送数据或从所述数据存储部件接收数据；以及基准电压供给部件，用于向所述多个信号线供给基准电压，所述控制方法包括以下步骤判断步骤，用于判断使所述数据存储设备转变为省电状态的条件是否成立；信号状态固定步骤，用于在所述判断步骤中判断为使所述数据存储设备转变为所述省电状态的条件成立的情况下，使电力控制部件将所述操作控制部件要输出至所述多个信号 线的信号的状态固定至特定信号状态；以及停止步骤，用于在所述判断步骤中判断为使所述数据存储设备转变为所述省电状态的 条件成立的情况下，使得所述电力控制部件停止由所述基准电压供给部件供给所述基准电 压。
11.根据权利要求10所述的控制方法，其特征在于，在所述停止步骤中，在所述信号状 态固定步骤中使所述操作控制部件要输出至所述多个信号线的信号的状态固定至所述特 定信号状态之后，停止由所述基准电压供给部件供给所述基准电压。
12.根据权利要求10或11所述的控制方法，其特征在于，在所述判断步骤中判断使所述数据存储设备从所述省电状态返回的条件是否成立，以及所述控制方法还包括重新开始步骤，所述重新开始步骤用于在所述判断步骤中判断为 使所述数据存储设备从所述省电状态返回的条件成立的情况下，使所述基准电压供给部件 重新开始供给所述基准电压。
13.根据权利要求12所述的控制方法，其特征在于，还包括信号状态释放步骤，所述信 号状态释放步骤用于在所述重新开始步骤中重新开始由所述基准电压供给部件供给所述 基准电压之后，进行控制以释放对所述操作控制部件要输出至所述多个信号线的信号的状 态的固定。
14.根据权利要求10或11所述的控制方法，其特征在于，所述特定信号状态是所述操 作控制部件输出电压值比所述多个信号线的基准电压低的低电平信号的状态。
15.根据权利要求10或11所述的控制方法，其特征在于，所述基准电压供给部件通过 所述数据存储设备的终端电阻向所述多个信号线供给所述基准电压。
16.根据权利要求10或11所述的控制方法，其特征在于，所述数据存储部件是进行用于保持数据的刷新操作的动态随机存取存储器即DRAM，以及所述数据存储设备还包括发送部件，所述发送部件用于通过所述总线发送使所述动态 随机存取存储器进行所述刷新操作的信号。
17.根据权利要求16所述的控制方法，其特征在于，所述动态随机存取存储器在第一 刷新模式和第二刷新模式中的任一模式下进行所述刷新操作，其中，所述第一刷新模式用 于基于通过所述总线输入的且使得进行所述刷新操作的信号进行所述刷新操作，所述第二 刷新模式用于在未使用使得进行所述刷新操作的信号的情况下进行所述刷新操作。
18.根据权利要求10或11所述的控制方法，其特征在于，还包括时钟信号中断步骤，所 述时钟信号中断步骤用于在所述判断步骤中判断为使所述数据存储设备转变为所述省电 状态的条件成立的情况下，进行控制以中断通过时钟供给信号线供给至所述数据存储部件 的时钟信号。
全文摘要
本发明涉及数据存储设备和数据存储设备的控制方法。在具有数据存储部件的数据存储设备中，如果判断为使该数据存储设备转变为省电状态的条件成立，则进行控制，以使得将用于控制数据存储部件的操作的操作控制部件要输出至多个信号线的信号的状态固定至特定信号状态，并且停止由基准电压供给部件向多个信号线供给基准电压。
文档编号G06F1/32GK101840264SQ20101013226
公开日2010年9月22日 申请日期2010年3月16日 优先权日2009年3月16日
发明者山崎壮三 申请人:佳能株式会社